[发明专利]存储器装置在审
申请号: | 202110195374.3 | 申请日: | 2021-02-20 |
公开(公告)号: | CN113808643A | 公开(公告)日: | 2021-12-17 |
发明(设计)人: | 崔永焕 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | G11C16/04 | 分类号: | G11C16/04;G11C16/14;G11C16/24 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 张美芹;刘久亮 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 存储器 装置 | ||
1.一种存储器装置,所述存储器装置包括:
第一串,所述第一串包括多个第一存储单元以及连接在第一导电线和所述多个第一存储单元之间的第一选择晶体管;
第二串,所述第二串包括多个第二存储单元以及连接在所述第一导电线和所述多个第二存储单元之间的第二选择晶体管;
外围电路,所述外围电路配置成执行所述第一串和所述第二串的擦除操作;以及
控制逻辑,所述控制逻辑配置成控制所述外围电路以在所述擦除操作期间:
对所述第一导电线施加第一擦除电压;
在施加所述第一擦除电压后,使连接到所述第一选择晶体管的第一选择线浮置;并且
在使所述第一选择线浮置后,使连接到所述第二选择晶体管的第二选择线浮置。
2.根据权利要求1所述的存储器装置,其中,所述第一选择线和所述第二选择线是漏极选择线。
3.根据权利要求1所述的存储器装置,其中,所述第一选择线和所述第二选择线是源极选择线。
4.根据权利要求1所述的存储器装置,其中
所述第一串还包括连接在第二导电线和所述多个第一存储单元之间的第三选择晶体管;
所述第二串还包括连接在所述第二导电线和所述多个第二存储单元之间的第四选择晶体管;并且
所述控制逻辑配置成控制所述外围电路以在所述擦除操作期间:
对所述第二导电线施加第二擦除电压;
在施加所述第二擦除电压后,使连接到所述第三选择晶体管的第三选择线浮置;并且
在使所述第三选择线浮置后,使连接到所述第四选择晶体管的第四选择线浮置。
5.根据权利要求4所述的存储器装置,其中,所述控制逻辑配置成控制所述外围电路,从而:
使所述第一选择线和所述第三选择线同时浮置;并且
使所述第二选择线和所述第四选择线同时浮置。
6.根据权利要求4所述的存储器装置,其中,所述控制逻辑配置成控制所述外围电路,从而:
使所述第一选择线和所述第三选择线在不同的时间点浮置;并且
使所述第二选择线和所述第四选择线在不同的时间点浮置。
7.根据权利要求1所述的存储器装置,所述存储器装置还包括:
彼此相邻的第一狭缝结构和第二狭缝结构;以及
所述第一狭缝结构和所述第二狭缝结构之间的分离层,
其中,所述第一选择线布置在所述第一狭缝结构和所述分离层之间,并且
所述第二选择线布置在所述第二狭缝结构和所述分离层之间。
8.一种存储器装置,所述存储器装置包括:
第一串,所述第一串包括多个第一存储单元以及连接在第一导电线和所述多个第一存储单元之间的第一选择晶体管;
第二串,所述第二串包括多个第二存储单元以及连接在第二导电线和所述多个第二存储单元之间的第二选择晶体管;
外围电路,所述外围电路配置成执行所述第一串和所述第二串的擦除操作;以及
控制逻辑,所述控制逻辑配置成控制所述外围电路以在所述擦除操作期间:
对所述第一导电线和所述第二导电线施加擦除电压;
在施加所述擦除电压后,使连接到所述第一选择晶体管的第一选择线浮置;并且
在使所述第一选择线浮置后,使连接到所述第二选择晶体管的第二选择线浮置。
9.根据权利要求8所述的存储器装置,其中,所述控制逻辑配置成控制所述外围电路,使得所述擦除电压从第一时间点到第二时间点以步进方式增加。
10.根据权利要求9所述的存储器装置,其中,所述控制逻辑配置成控制所述外围电路,从而:
使所述第一选择线在所述第一时间点和所述第二时间点之间的第三时间点浮置;并且
使所述第二选择线在所述第一时间点和所述第二时间点之间的第四时间点浮置。
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