[发明专利]半导体结构及其制造方法在审
| 申请号： | 202110204690.2 | 申请日： | 2021-02-23 |
| 公开（公告）号： | CN112968056A | 公开（公告）日： | 2021-06-15 |
| 发明（设计）人： | 杨盛玮 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L29/423 | 分类号： | H01L29/423;H01L29/06;H01L29/08;H01L27/088;H01L21/8234;H01L21/28 |
| 代理公司： | 北京派特恩知识产权代理有限公司 11270 | 代理人： | 刘恋;张颖玲 |
| 地址： | 430074 湖北省武*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 半导体 结构 及其 制造 方法 | ||
1.一种半导体结构，其特征在于，包括：
位于衬底上的第一栅极堆叠结构和第二栅极堆叠结构；所述第一栅极堆叠结构和第二栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；
位于所述衬底中，且位于所述第一栅极堆叠结构一侧的第一漏区；
位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一漏区之间的第一轻掺杂漏区；
位于所述第一轻掺杂漏区上的第三栅极堆叠结构；所述第三栅极堆叠结构用于作为所述第一轻掺杂漏区的控制栅极。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述衬底中，且位于所述第一栅极堆叠结构的两侧中远离所述第一漏区的一侧的第一源区；
位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一源区之间的第二轻掺杂漏区；
以及，位于所述第二轻掺杂漏区上的第四栅极堆叠结构；所述第四栅极堆叠结构用于作为所述第二轻掺杂漏区的控制栅极。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极堆叠结构包括第一栅氧化层以及位于所述第一栅氧化层上的第一栅极；所述第二栅极堆叠结构包括第二栅氧化层以及位于所述第二栅氧化层上的第二栅极；所述第三栅极堆叠结构包括第三栅氧化层以及位于所述第三栅氧化层上的第三栅极；
其中，所述第一栅氧化层与所述第三栅氧化层连接；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；所述第一栅氧化层的厚度大于所述第三栅氧化层的厚度。
4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述第三栅极两侧，且位于所述第三栅氧化层上方的第一侧壁层和第二侧壁层；所述第一侧壁层将所述第一栅极和所述第三栅极隔开。
5.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：至少位于所述第三栅极顶部的电极层，所述电极层的材料包括硅化镍。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构用于形成三维NAND型存储器的外围电路。
7.一种半导体结构的制造方法，其特征在于，包括：
在衬底上形成第一栅极堆叠结构；
在所述衬底中形成第一轻掺杂漏区，所述第一轻掺杂漏区位于所述第一栅极堆叠结构的一侧；
在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构，所述第三栅极堆叠结构位于所述第一轻掺杂漏区上方，用于作为所述第一轻掺杂漏区的控制栅极；所述第二栅极堆叠结构和所述第一栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；
在所述衬底中形成第一漏区，所述第一漏区位于所述第一轻掺杂漏区的两侧中远离所述第一栅极堆叠结构的一侧。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述衬底中形成第一轻掺杂漏区时，在所述第一栅极堆叠结构的两侧中远离所述第一轻掺杂漏区的一侧形成第二轻掺杂漏区；
在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构时，在所述衬底上形成第四栅极堆叠结构，所述第四栅极堆叠结构位于所述第二轻掺杂漏区上方，用于作为所述第二轻掺杂漏区的控制栅极。
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