[发明专利]半导体结构及其制造方法

说明书

本发明实施例提供了一种半导体结构及其制造方法，其中，半导体结构包括：位于衬底上的第一栅极堆叠结构和第二栅极堆叠结构；所述第一栅极堆叠结构和第二栅极堆叠结构之间通过隔离结构隔开；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；位于所述衬底中，且位于所述第一栅极堆叠结构一侧的第一漏区；位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一漏区之间的第一轻掺杂漏区；位于所述第一轻掺杂漏区上的第三栅极堆叠结构；所述第三栅极堆叠结构用于作为所述第一轻掺杂漏区的控制栅极。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

在一些半导体结构，如三维NAND型存储器的外围电路中，通常需要兼顾包括高压电路(电压＞20V)和普通模拟电路(电压3.3V左右)以及输入输出端电路在内的多种电路。而施加在高压电路上的电压与施加在普通模拟电路以及输入输出端电路上的电压不同，且相差较大。为了兼顾高压电路与普通模拟电路以及输入输出端电路可以同时受控于同一个外围电路，通常会权衡该外围电路中的部分结构功能，以达到同一个外围电路可调控多种不同电路的目的。

实际应用中，通常将半导体结构中栅氧化层的厚度设置成不同薄厚程度的氧化层，以解决半导体结构在不同电压需求下的匹配问题。然而，相关技术中的半导体结构存在工艺制程复杂，制造成本高以及使用寿命受限的问题。

发明内容

为解决相关技术问题，本发明实施例提出一种半导体结构及其制造方法。

本发明实施例提供了一种半导体结构，包括：

位于衬底上的第一栅极堆叠结构和第二栅极堆叠结构；所述第一栅极堆叠结构和第二栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；

位于所述衬底中，且位于所述第一栅极堆叠结构一侧的第一漏区(英文可以表达为Drain)；

位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一漏区之间的第一轻掺杂漏区；

位于所述第一轻掺杂漏区上的第三栅极堆叠结构；所述第三栅极堆叠结构用于作为所述第一轻掺杂漏区的控制栅极。

上述方案中，所述半导体结构还包括：

位于所述衬底中，且位于所述第一栅极堆叠结构的两侧中远离所述第一漏区的一侧的第一源区；

位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一源区之间的第二轻掺杂漏区；

以及，位于所述第二轻掺杂漏区上的第四栅极堆叠结构；所述第四栅极堆叠结构用于作为所述第二轻掺杂漏区的控制栅极。

上述方案中，所述第一栅极堆叠结构包括第一栅氧化层以及位于所述第一栅氧化层上的第一栅极；所述第二栅极堆叠结构包括第二栅氧化层以及位于所述第二栅氧化层上的第二栅极；所述第三栅极堆叠结构包括第三栅氧化层以及位于所述第三栅氧化层上的第三栅极；

其中，所述第一栅氧化层与所述第三栅氧化层连接；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；所述第一栅氧化层的厚度大于所述第三栅氧化层的厚度。

上述方案中，所述半导体结构还包括：位于所述第三栅极两侧，且位于所述第三栅氧化层上方的第一侧壁层和第二侧壁层；所述第一侧壁层将所述第一栅极和所述第三栅极隔开。

上述方案中，所述半导体结构还包括：至少位于所述第三栅极顶部的电极层，所述电极层的材料包括硅化镍。

上述方案中，所述半导体结构用于形成三维NAND型存储器的外围电路。

本发明实施例又提供一种半导体结构的制造方法，包括：