[发明专利]一种基于差分采样的剩余时间采样电路和时间数字转换器

权利要求书

1.一种差分采样的剩余时间采样电路，其特征在于：包括基于灵敏放大器的仲裁器、缓冲器和由四个MOS串联的反相器，其中，仲裁器和缓冲器的输出作为反相器的输入信号，为了使输入信号能够正确的被采样到，需要保证信号经过缓冲器的时间大于经过仲裁器的时间；采用对称式结构，保证对CTDC输出信号提取过程中引入的延时等于对Stop信号提取过程中引入的延时，从而使最终采集的时间余量与实际剩余时间相等；基于灵敏放大器的仲裁器对CTDC输出信号和Stop信号进行比较，输出对称性的相反信号作为由四个MOS管构成反相器的开关控制信号。

2.一种利用权利要求1所述的剩余时间采样电路设计的基于门控环形振荡器的两级时间数字转换器，其特征在于，包括CTDC、FTDC、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路；

将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过CTDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取CTDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到FTDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到FTDC量化结束信号后关闭FTDC量化行为，并且开启串行电路的输出。

3.根据权利要求2所述的一种时间数字转换器，其特征在于，包括：采用压控延时链作为高段TDC结构扩大测量量程，低段TDC采用游标卡尺型环形振荡器结构实现高的分辨率，并且加入计数器减小电路面积，同时将结束信号反馈到使能信号生成电路中减小电路功耗。

4.根据权利要求2所述的一种时间数字转换器，其特征在于，在CTDC和延时锁相环电路的延时单元后面增加相同的缓冲单元，保证两个电路中延时单元的负载相同，且用于提高CTDC中延时单元的负载能力，阻断仲裁器的不同输入状态对CTDC中延时单元延时的影响，提高CTDC的线性度。

5.根据权利要求2所述的一种时间数字转换器，其特征在于，FTDC，包括：快环形振荡器、上升沿仲裁器、下降沿仲裁器、慢环形振荡器和四位计数器；在量化之前，复位信号EVEN_R会将快/慢环形振荡器中偶数级延时单元的输出复位到零，信号ODD_R会将奇数级延时单元置位到一；CTDC量化结束之后，生成SE/SB和FE/FB信号分别作为快环形振荡器和慢环形振荡器的启动信号；同时将快、慢环形振荡器的输出输入到上升沿和下降沿仲裁器中，判断快环形振荡器输出信号的上升沿或者下降沿是否早于慢环形振荡器输出信号的上升沿或者下降沿到来；计数器在慢环形振荡器输出S0的触发下开始计数。

6.根据权利要求2所述的一种时间数字转换器，其特征在于，上升沿仲裁器是在基于灵敏放大器的仲裁器中加入两个PMOS管，在量化开始时将仲裁器输出复位到零；下降沿仲裁器中加入NMOS管。

7.根据权利要求2所述的一种时间数字转换器，其特征在于，串行输出电路，在FTDC量化结束之后存储CTDC和FTDC中仲裁器的输出，并且在指定时钟的触发下输出数据；电路中采用了TSPC寄存器，并且在其中加入两个MOS管M1和M2用于采样仲裁器的结果。寄存器输入端口J连接到仲裁器的输出，输入端口T连接到FTDC量化结束标志信号R_SIG；当标志信号R_SIG等于零时，寄存器读取仲裁器的结果；当标志信号R_SIG等于一时，寄存器在时钟CLK的触发下串行输出数据，信号TC由信号R_SIG生成。