[发明专利]一种基于差分采样的剩余时间采样电路和时间数字转换器

说明书

本发明公开了一种基于差分采样的剩余时间采样电路和时间数字转换器，所述时间数字转换器包括CTDC、FTDC、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路；所述剩余时间采样电路可通过基于灵敏放大器的仲裁器采样CTDC输出与Stop信号进行仲裁输出对称性的相反信号作为控制信号；将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过CTDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取CTDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到FTDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到FTDC量化结束信号后关闭FTDC量化行为，并且开启串行电路的输出。

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种基于差分采样的剩余时间采样电路以及基于门控环形振荡器的两级时间数字转换器(Time-to-Digital Converter,TDC)。

背景技术

剩余时间采样电路应用于两级或多级时间数字转换器的设计中，将粗量化TDC中的时间余量采集转移到细量化TDC中。时间数字转换器用于将信号之间的时间间隔转化为相应的数字，并且将其输出。目前，TDC广泛运用于激光测距、3D成像、量子通信、核物理等科研领域，各种结构的TDC层出不穷，以满足各类工程和科研领域的需求。

随着半导体工艺水平大幅提高，对时间的测量精度也逐渐提高，渐渐达到飞秒的分辨率。同时数字门电路的延时和低功耗随着工艺都在减小，因此时域和数字域电路的性能和功耗的表现都在不断提高，这使得我们可以在时域和数字域得到更高的分辨率和更好的线性度。

发明内容

为了解决上述技术问题，本发明提供一种低功耗、精确高的基于差分采样的剩余时间采样电路和一种高分辨率、高线性度、较大量程和自动复位的时间数字转换器，实现对输入时间间隔精确地量化，输出相应的数字信号。同时在上升沿/下降沿仲裁器加入特定的MOS管，实现电路自动复位功能。另外，采用改进的触发器实现的串行输出电路，相比于传统的串行输出电路，其电路结构更简单，输出频率更高。

本发明的目的是通过以下技术方案实现的：1、一种差分采样的剩余时间采样电路，其特征在于：包括基于灵敏放大器的仲裁器、缓冲器和由四个MOS串联的反相器，其中，仲裁器和缓冲器的输出作为反相器的输入信号，为了使输入信号能够正确的被采样到，需要保证信号经过缓冲器的时间大于经过仲裁器的时间；采用对称式结构，保证对粗量化TDC输出信号提取过程中引入的延时等于对Stop信号提取过程中引入的延时，从而使最终采集的时间余量与实际剩余时间相等；基于灵敏放大器的仲裁器对粗量化TDC输出信号和Stop信号进行比较，输出对称性的相反信号作为由四个MOS管构成反相器的开关控制信号。

根据本发明的另一方面，提出一种利用前述剩余时间采样电路进行差分采样的时间数字转换器，其特征在于，包括粗量化TDC、细量化TDC、剩余时间采样电路、温度计码/二进制码转换电路、串行输出电路、压控锁相环电路；

将输入时间间隔，即Start信号和Stop信号上升沿之间的时间差首先通过粗量化TDC进行量化，量化结果通过译码器输出4位最高有效位；剩余时间采样电路提取粗量化TDC的剩余时间，并且将其转换为信号SE和FE上升沿之间的时间差输入到细量化TDC中进行再次量化，量化结果通过译码器生成7位的最低有效位；控制电路检测到细量化TDC量化结束信号后关闭细量化TDC量化行为，并且开启串行电路的输出。

进一步的，包括：采用压控延时链作为高段TDC结构扩大测量量程，低段TDC采用游标卡尺型环形振荡器结构实现高的分辨率，并且加入计数器减小电路面积，同时将结束信号反馈到使能信号生成电路中减小电路功耗。

进一步的，在粗量化TDC和延时锁相环电路的延时单元后面增加相同的缓冲单元，保证两个电路中延时单元的负载相同，且用于提高粗量化TDC中延时单元的负载能力，阻断仲裁器的不同输入状态对粗量化TDC中延时单元延时的影响，提高粗量化TDC的线性度。