[发明专利]时钟频率异常偏差检测电路

权利要求书

1.一种时钟频率异常偏差检测电路，其特征在于，包括：

时钟延时链模块，用于产生不同延时长度的时钟链；

时钟逻辑模块，包括：用于生成相位检测脉冲信号的相位检测脉冲信号电路、用于生成相位锁定脉冲信号的相位锁定脉冲信号电路，及用于控制相位检测脉冲信号电路是否不断生成或者停止生成相位检测脉冲信号的相位检测控制电路；

锁定相位检测模块，通过所述相位检测脉冲信号对所述时钟链进行检测，采样反向时钟上升高电平，通过所述相位锁定脉冲信号锁定采样到的反向时钟上升高电平时对应的时钟相位，作为锁定相位；

所述时钟延时链模块包括与门A1、若干个预延时单元DL1-DLn及与采样精度n对应个数的采样延时单元DY1-DYn；与门A1的两个输入端分别接入时钟信号CLKIN及使能信号EN，与门A1的输出端顺序串接若干个预延时单元DL1-DLn及与采样精度n对应个数的采样延时单元DY1-DYn；

所述锁定相位检测模块包括非门N1、相位选择器X1、相位选择器X2、D触发器T1及D触发器T2；非门N1的输入端连接所述与门A1的输出端，输出端连接D触发器T1的D脚及D触发器T2的D脚；相位选择器X1和相位选择器X2具有与采样精度n对应个数的输入端；相位选择器X1的输入端分别连接采样延时单元DY1-DYn的输入端，选择信号输入端接入与采样精度n对应个数的所述相位检测脉冲信号Qn：1，输出端连接D触发器T1的Clk脚，D触发器T1的Q脚输出检测结果信号detout给所述时钟逻辑模块；相位选择器X2的输入端分别连接采样延时单元DY1-DYn的输出端，选择信号输入端接入与采样精度n对应个数的所述相位锁定脉冲信号Dn：1，输出端连接D触发器T2的Clk脚，D触发器T2的Q脚输出锁定结果信号Det_out；

所述相位检测脉冲信号电路包括与采样精度n对应个数的D触发器TQ1-TQn，相位锁定脉冲信号电路包括与采样精度n对应个数的D触发器TD1-TDn；D触发器TQ1-TQn各自的Clk脚分别接入时钟信号CLKIN，各自的Q脚分别输出相位检测脉冲信号Q1-Qn；D触发器TQ1-TQn中后级的D脚连接前级的Q脚，D触发器TQ1的D脚连接相位检测控制电路的控制信号输出端；D触发器TD1-TDn各自的D脚分别接入所述检测结果信号detout，各自的Clk脚分别接入相位检测脉冲信号Q1-Qn，各自的Q脚分别输出相位锁定脉冲信号D1-Dn；

所述相位检测控制电路包括与非门W、与门A2、D触发器TC1及非门N2；与非门W具有与采样精度n对应个数的输入端，其输入端分别接入所述相位锁定脉冲信号Dn：1，输出端连接所述与门A2的一个输入端；与门A2的另一个输入端接入使能信号EN，输出端连接D触发器TC1的Reset脚；D触发器TC1的Clk脚及D脚分别接入时钟信号CLKIN及使能信号EN；非门N2输入端连接D触发器TC1的Q脚，输出端作为相位检测控制电路的控制信号输出端，连接D触发器TQ1的D脚。

2.根据权利要求1所述的时钟频率异常偏差检测电路，其特征在于，所述对应的时钟相位为采样到的反向时钟上升高电平的相位的后一个相位。