[发明专利]近阈值超低漏电的锁存型存储器单元及其读写控制电路

权利要求书

1.一种近阈值超低漏电的锁存型存储器单元及其读写控制电路，其特征在于，包括：

译码器（1），将输入的地址信号翻译成仅有一位为高电平的独热码；

控制电路（2），根据读写使能信号、系统时钟信号以及译码器输出的独热码，产生存储阵列的读写控制信号；

存储阵列（3），存储规模为M×C，其中M表示存储阵列的行数，C表示存储阵列的列数，三态Latch构成，用于存储数据；

输入驱动电路（4），对输入数据进行延时和驱动；

输出锁存电路（5），根据读使能信号和系统时钟信号，将存储阵列的输出进行锁存；

所述控制电路（2）根据译码器译码出的独热码信号WL[M-1:0]、系统时钟信号CLK、高电平读使能信号REN以及高电平写使能信号WEN，产生存储阵列的读写控制信号包括高电平读字线信号R[M-1:0]、低电平读字线信号RB[M-1:0]、高电平写字线信号W[M-1:0]、低电平写字线信号WB[M-1:0]；具体过程如下：系统时钟信号CLK经第一反相器（I1）得到反相时钟信号CLKn，反相时钟信号CLKn与高电平写使能信号WEN作为第一与门（AND1）的输入信号，第一与门（AND1）输出内部写使能信号wr，内部写使能信号wr和译码器输出的独热码信号WL[M-1:0]第1位WL[0]连接至第一与非门（ND1）的输入端，其输出一方面连接至存储阵列第一行各三态Latch的低电平写使能端口WB，即驱动低电平写字线，另一方面连接至第二反相器（I2），第二反相器（I2）的输出连接至存储阵列第一行各三态Latch的高电平写使能端口W，即驱动高电平写字线；高电平读使能信号REN直接与译码器输出的独热码信号WL[M-1:0]第1位WL[0]连接至第二与非门的输入端口，其输出一方面连接至存储阵列第一行各三态Latch的低电平读使能端口RB，即驱动低电平读字线，另一方面连接至第三反相器（I3），第三反相器（I3）的输出连接至存储阵列第一行各三态Latch的高电平读使能端口R，即驱动高电平读字线。

2.根据权利要求1所述的近阈值超低漏电的锁存型存储器单元及其读写控制电路，其特征在于，所述存储阵列（3）由三态Latch构成，它由写驱动电路、锁存电路、读驱动电路三部分构成，一共包含14个晶体管，PMOS管和NMOS管各7个，一共具有8个端口，分别为数据输入端口D、两个高电平写使能端口W、两个低电平写使能端口WB、高电平读使能端口R、低电平读使能端口RB和数据输出端口Q。

3.根据权利要求2所述的近阈值超低漏电的锁存型存储器单元及其读写控制电路，其特征在于，所述写驱动电路为第一晶体管（M0）至第四晶体管（M3）构成的第一三态门（Tsg1），具体结构为：第一晶体管（M0）的源极连接电源，栅极连接数据输入端口D，漏极连接第三晶体管（M2）的源极，第二晶体管（M1）的源极连接地，栅极连接数据输入端口D，漏极连接第四晶体管（M3）的源极，第三晶体管（M2）的栅极连接低电平写使能端口WB，漏极连接第四晶体管（M3）的漏极，第四晶体管（M3）的栅极连接高电平写使能端口W；在W=1且WB=0的条件下，第一三态门（Tsg1）等效为一个反相器，数据输出端口D的反相数据传输至第三晶体管（M2）和第四晶体管（M3）的漏极连接点；在W=0且WB=1的条件下，第一三态门（Tsg1）输出高阻态；控制逻辑不允许出现W和WB的其他组合情况。