[发明专利]近阈值超低漏电的锁存型存储器单元及其读写控制电路

说明书

本发明公开了近阈值超低漏电的锁存型存储器单元及其读写控制电路，包括：译码器、控制电路、存储阵列、输入驱动电路和输出锁存电路。译码器将输入的地址信号翻译成仅有一位为高电平的独热码；控制电路根据读写使能信号、系统时钟信号以及译码器输出的独热码，产生存储阵列的读写控制信号；存储阵列由三态Latch构成，用于存储数据；输入驱动电路用于对输入数据进行延时和驱动，避免因时钟偏斜、写使能控制电路时延原因造成的数据重叠写入问题；输出锁存电路根据读使能信号和系统时钟信号，将存储阵列的输出进行锁存。相比于一般的标准单元存储器或标准6管SRAM，本发明的锁存型存储器单元及其读写控制电路能够显著降低功耗。

技术领域

本发明涉及一种近阈值超低漏电的锁存型存储器单元及其读写控制电路，利用纯数字逻辑实现类似于标准SRAM的存储功能，属于基本电子电路的技术领域。

背景技术

存储器作为电子系统的核心组成部件，一直受到广泛的研究，存储器的存取速度和带宽常常能够决定整个系统的性能，访存功耗在系统总功耗中的占比也往往很大。现在主流的高速缓存一般都是采用静态随机存取存储器(StaticRandomAccessMemory，SRAM)，它一般采用6管单元作为一位存储单元，其优点在于面积小、集成度高，但也存在因共用读写路径等原因造成的低电压下良率低下问题，因此往往工作于高电压域，导致功耗较大。另一方面，现在有很多EDA厂家专门提供Memory Compiler工具，根据用户指定的规格生成SRAM，虽然很方便，但其在小容量、非规则形状的规格约束下生成的SRAM存在外围电路开销占比大、容量浪费等问题。

针对以上问题，有研究利用标准单元中的锁存器(Latch)作为一位存储单元构建存储器，称作标准单元存储器，相比于标准6管SRAM，它具有更优的电压伸缩特性，在较低电压下也能很好地工作，从而享受电压降低带来的功耗红利，而且可以使用寄存器传输级(RegisterTransferLevel，RTL)代码进行定制化描述，通过DesignerCompiler等综合工具直接生成门级网表，因此也非常适用于小容量、形状不规则的特别存储需求。然而，一方面，为了解决Latch作为电平触发部件对毛刺敏感等问题，这种标准单元存储器需要在数据输入端添加一行与存储字宽相同数量的触发器，而其输出电路需要多个大扇入的选择器电路，根据地址选择相应行单元的数据进行输出，这些外围电路导致读写功耗明显增加；另一方面，这种标准单元存储器往往将系统时钟信号通过级联的集成门控(IntegratedClockGating，ICG)单元连接Latch使能端，使得时钟负载相对较大。

发明内容

发明目的：针对上述背景技术的不足，本发明提供一种近阈值超低漏电的锁存型存储器单元及其读写控制电路，适用于近阈值电压下工作、可灵活定制，且能够显著降低功耗。

技术方案：本发明为实现上述发明目的采用如下技术方案：

近阈值超低漏电的锁存型存储器单元及其读写控制电路，包括：

译码器，将输入的地址信号翻译成仅有一位为高电平的独热码；

控制电路，根据读写使能信号、系统时钟信号以及译码器输出的独热码，产生存储阵列的读写控制信号；

存储阵列，存储规模为M×C，其中M表示存储阵列的行数，C表示存储阵列的列数，三态Latch构成，用于存储数据；

输入驱动电路，对输入数据进行延时和驱动；

输出锁存电路，根据读使能信号和系统时钟信号，将存储阵列的输出进行锁存。