[发明专利]一种高速ADC中比较器偏移量的校准装置及方法

权利要求书

1.一种高速ADC中比较器偏移量的校准装置，其特征在于，包括offset校准模块和电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序；

所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端；

所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值；

所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果；

所述Offset校准模块用于根据所述输出结果和所述差分SAR逻辑控制程序，控制所述电容阵列中每位电容的接入方式。

2.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端为pmos管的栅极。

3.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述电容阵列为二进制加权负载电容阵列。

4.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述电容阵列为4位二进制加权负载电容阵列。

5.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述校准失调接通电路用于将所述比较器的第一输入端短接。

6.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述比较器的第一输入端还与采样电容的一端连接；所述采样电路的另一端与差分信号连接。

7.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述传输门的输入端与基准电压连接。

8.根据权利要求1所述的一种高速ADC中比较器偏移量的校准装置，其特征在于，所述高速ADC为高速pipelineADC；所述比较器为于动态比较器。

9.一种高速ADC中比较器偏移量的校准方法，其特征在于，包括：

建立一个电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；

将所述电容阵列的输出端连接至比较器的前置放大电路的输出端；

建立offset校准模块；所述offset校准模块内置差分SAR逻辑控制程序；

校准时，采用所述offset校准模块确定所述电容阵列中每位电容的接入方式，以确定所述比较器的时序控制。