[发明专利]一种高速ADC中比较器偏移量的校准装置及方法

说明书

本发明公开了一种高速ADC中比较器偏移量的校准装置及方法，包括offset校准模块、电容阵列、传输门、比较器latch、前置放大电路和校准失调接通电路；校准失调接通电路与比较器的第一输入端连接；传输门与比较器的第二输入端连接；前置放大电路用于放大第一输入端输入信号与第二输入端输入信号的差值信号；电容阵列与前置放大电路的输出端连接；比较器latc用于将放大信号和电容阵列输出的信号进行比较输出以获取输出结果；Offset校准模块用于根据输出结果和差分SAR逻辑控制程序控制电容阵列中每位电容的接入方式。本发明在提高高速ADC速度的同时，降低比较器的偏移量。

技术领域

本发明涉及比较器偏移量校准技术领域，特别是涉及一种高速ADC中比较器偏移量的校准装置及方法。

背景技术

在当今的高速ADC中，由于考虑到功耗和面积，越来越多的高速ADC都没有像传统高速ADC一样采用专门的采样保持电路(SHA)，因此比较器偏移的可用冗余变小。又因为考虑到高速ADC的速度，所以需要将比较器的输入晶体管尺寸做到足够小以此来减小寄生提高速度，一般采用对应工艺的最小尺寸，而晶体管尺寸越小，失配越大，这样会造成比较器输入偏移量非常大。

发明内容

本发明的目的是提供一种高速ADC中比较器偏移量的校准装置及方法，在提高高速ADC速度的同时，降低比较器的偏移量。

为实现上述目的，本发明提供了如下方案：

一种高速ADC中比较器偏移量的校准装置，包括offset校准模块和电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；所述offset校准模块内置差分SAR逻辑控制程序；

所述高速ADC中的比较器包括传输门、比较器latch、前置放大电路和校准失调接通电路；所述校准失调接通电路的输出端与所述比较器的第一输入端连接；所述传输门的输出端与所述比较器的第二输入端连接；其中，所述比较器latc的输出端为所述比较器的输出端；

所述前置放大电路用于放大差值信号以得到放大信号；所述差值信号为所述第一输入端输入的信号与所述第二输入端输入的信号的差值；

所述电容阵列与所述前置放大电路的输出端连接；所述比较器latc用于将所述前置放大电路输出的放大信号和所述电容阵列输出的信号进行比较输出，以获取所述比较器的输出结果；

所述Offset校准模块用于根据所述输出结果和所述差分SAR逻辑控制程序，控制所述电容阵列中每位电容的接入方式。

可选的，一个所述电容的一端为pmos管的源极、漏极以及衬体共同的连接端，一个所述电容的一端为pmos管的栅极。

可选的，所述电容阵列为二进制加权负载电容阵列。

可选的，所述电容阵列为4位二进制加权负载电容阵列。

可选的，所述校准失调接通电路用于将所述比较器的第一输入端短接。

可选的，所述比较器的第一输入端还与采样电容的一端连接；所述采样电路的另一端与差分信号连接。

可选的，所述传输门的输入端与基准电压连接。

可选的，所述高速ADC为高速pipelineADC；所述比较器为于动态比较器。

一种高速ADC中比较器偏移量的校准方法，包括：

建立一个电容阵列；所述电容阵列包括多位电容，且每位电容都是用pmos管来构造的；

将所述电容阵列的输出端连接至比较器的前置放大电路的输出端；

建立offset校准模块；所述offset校准模块内置差分SAR逻辑控制程序；