[发明专利]一种大规模信道仿真的FPGA系统

说明书

本发明公开了一种大规模信道仿真的FPGA实现方法及实现架构，包括16个ATCA‑3671加速器，每个ATCA‑3671有4个Virtex‑7FPGA，共64个FPGA，分成32组，每组包含2个FPGA；其中1个FPGA连接两路SDR，该FPGA设置64路接收仿真信道，并将64路的接收仿真信道合成一个信道，加入高斯白噪声影响；所述接收仿真信道包括依次连接的多普勒频移模块、传播时延模块、多径时延模块、大尺度衰落模块；另1个FPGA用于通过数据搬移，分担资源消耗。本发明使用结构化的方法将工作负载分布到多个处理节点；通过本发明能够解决计算量和带宽带来的复杂性问题，实现大规模信道仿真。

技术领域

本发明属于无线信道仿真领域，特别是涉及到一种大规模信道仿真的FPGA实现方法及实现架构。

背景技术

无线信道模拟器广泛应用于无线网络的测试。它们提供了一种在实验室中可重复模拟传播信道的方法。随着无线网络规模和带宽的不断增大，出现了利用软件无线电(SDR)、开放式现场可编程门阵列(FPGA)和软件库来设计和实现高带宽实时信道模拟器的体系结构和工作流程，虚拟平台“斗兽场”(Colosseum)作为一个案例，展示了这种架构的灵活性，允许设计师根据其特定的射频带宽、天线数量、信道容量和硬件要求构建定制信道模拟器。但是由于计算量和带宽的复杂性，实现大规模信道仿真变得越来越困难。

发明内容

本发明提出一种大规模信道仿真的FPGA实现方法及实现架构，使用结构化的方法将工作负载分布到多个处理节点，具有巨大的市场潜力和良好的应用前景。

为达到上述目的，本发明的技术方案是这样实现的：

一种大规模信道仿真的FPGA实现方法，包括：设置A/2个FPGA，每个FPGA设置A路接收仿真信道，并将A路的接收仿真信道合成一个信道，加入高斯白噪声影响；每个FPGA连接2路软件无线电，每个软件无线电连接一个被测设备，被测设备的发送端用电缆连接接收仿真信道的接收端；构成A×A的阵列仿真；其中每个所述接收仿真信道包括依次连接的多普勒频移模块、传播时延模块、多径时延模块、大尺度衰落模块；

其中A不小于64。

进一步的，还设置有A/2个FPGA，用于通过数据搬移，分担资源消耗。

进一步的，所述多普勒频移模块使用DDS核产生100kHz频移量来模拟多普勒频移，另外还使用复数乘法器将频移量与原信号相乘。

进一步的，所述多径时延模块采用FIR滤波器，FIR滤波器采用8抽头，关键运算为一系列乘法累加运算CMAC，一个CMAC通过用3个实乘法累加来实现。

进一步的，所述大尺度衰落模块，使用复数乘法器，将多径时延模块之后的信号固定乘以一个衰减系数，实现幅度和相位的调整。

本发明的另一方面，还提出了一种大规模信道仿真的FPGA实现架构，包括16个ATCA-3671加速器，每个ATCA-3671有4个Virtex-7 FPGA，共64个FPGA，分成32组，每组包含2个FPGA；其中1个FPGA连接两路SDR，该FPGA设置64路接收仿真信道，并将64路的接收仿真信道合成一个信道，加入高斯白噪声影响；所述接收仿真信道包括依次连接的多普勒频移模块、传播时延模块、多径时延模块、大尺度衰落模块；另1个FPGA用于通过数据搬移，分担资源消耗。

进一步的，每个ATCA-3671加速器的4个FPGA，以2×2的网格结构连接。一个象限内的4个加速器使用QSFP+电缆连接在同1个2×2网格拓扑中。

进一步的，所述多普勒频移模块设有DDS核和复数乘法器，使用DDS核产生100kHz频移量来模拟多普勒频移，使用复数乘法器将频移量与原信号相乘。

进一步的，所述多径时延模块采用FIR滤波器，FIR滤波器采用8抽头，关键运算为一系列乘法累加运算CMAC，一个CMAC通过用3个实乘法累加来实现。