[发明专利]一种单比特乘法器

权利要求书

1.一种单比特乘法器，其特征在于，包括：可配置延时模块、可配置乘加矩阵模块和可配置加法矩阵模块；

所述可配置延时模块、所述可配置乘加矩阵模块和所述可配置加法矩阵模块依次连接；

所述可配置延时模块用于对1bit输入信号进行延时；

所述可配置乘加矩阵模块采用公式对所述1bit输入信号进行内循环，以得到第一输出结果；所述第一输出结果为一个1bit数据流；其中，S_i为内循环，u(i)为乘法器的被乘数，v(j)为乘法器的乘数，N为参数设置值，n表示第nT时刻，T为数据流的更新周期，i表示第iT时刻，j表示第jT时刻，其中j∈[n-N+1,n]；

所述可配置加法矩阵模块用于根据所述第一输出结果得到第二输出结果；所述第二输出结果为所述单比特乘法器的运算结果；所述第二输出结果为1bit数据流。

2.根据权利要求1所述的单比特乘法器，其特征在于，所述可配置延时模块包括：第一延时配置单元和第二延时配置单元；

所述第一延时配置单元和所述第二延时配置单元均与所述可配置乘加矩阵模块连接；所述第一延时配置单元用于对所述乘法器的第一输入信号进行延时；所述第二延时配置单元用于对所述乘法器的第二输入信号进行延时；所述第一输入信号为乘数；所述第二输入信号为被乘数。

3.根据权利要求2所述的单比特乘法器，其特征在于，所述第一延时配置单元和所述第二延时配置单元均由多个寄存器级联而成。

4.根据权利要求1所述的单比特乘法器，其特征在于，所述可配置乘加矩阵模块包括可配置同或矩阵单元和可配置加法器矩阵单元；所述可配置同或矩阵单元由多个同或门乘法器级联而成；所述可配置加法器矩阵单元由多个加法器级联而成；多个所述加法器进行梯度排列，且梯度第l级上的加法器的个数为2^l-1；

其中，所述梯度第l级上的加法器的输入端均与所述可配置同或矩阵单元块连接；所述梯度第l级上的加法器的输出端均与梯度第l-1级上的加法器的输入端连接，以此类推，直至梯度第二级上的加法器的输出端与梯度第一级上的加法器的输入端连接；梯度第一级上的加法器的输出端即为可配置乘加矩阵模块的输出端，l的取值范围为l∈[1,log₂N]，N＝2^m，m为自然数；

所述可配置乘加矩阵模块的输出端与所述可配置加法矩阵模块的输入端连接。

5.根据权利要求1所述的单比特乘法器，其特征在于，所述可配置加法矩阵模块包括多个加法器；

多个所述加法器进行梯度排列，且梯度第l级上的加法器的个数为2^l-1。

6.根据权利要求5所述的单比特乘法器，其特征在于，所述加法器包括：输入信号处理模块、状态转换控制模块和输出生成模块；

所述输入信号处理模块分别与所述输出生成模块和所述状态转换控制模块连接；

所述输入信号处理模块用于根据输入的1bit操作数生成第一输出数据和第二输出数据，并用于进行加法和减法间的切换；所述状态转换控制模块用于根据所述第二输出数据生成第三输出数据；所述输出生成模块用于根据所述第一输出数据、所述第二输出数据和第三输出数据生成进行加法或减法后的结果。