[发明专利]一种单比特乘法器

说明书

本发明涉及一种单比特乘法器。所述单比特乘法器的乘数与被乘数均为1bit数据流，输出为1bit数据流。所述单比特乘法器通过采用可配置加法矩阵模块、可配置乘加矩阵模块及可配置延时模块，就可以完成乘法运算，相较于现有技术中的乘法器具有更好的信噪比，且所用资源更少。

技术领域

本发明涉及电子元器件领域，特别是涉及一种单比特乘法器。

背景技术

delta-sigma模数转换器输出1bit数据流，通常将其进行抽取滤波，转换为多位数据信号，然后采用一般的数字信号处理方法进行处理。采用该种方式进行数字信号处理存在以下缺点：

首先，抽取滤波会引入延迟，抽取率越大，延迟越大；

其次，转换为多位数据信号，会使后续的信号处理运算(如加、减、乘等操作)结构复杂，占用较大的资源；

此外，数据的传输要通过多位数据线进行，同样会耗费大量资源。

因此，基于上述缺点，直接对1bit数据流进行数据处理可以从根本上解决多位数据处理与传输过程中存在的种种问题，具有非常重要的价值。

而乘法器是基本的运算单元之一，是设计各种算法的基本单元，因此设计1bit的乘法器具有重要的实际应用价值。

发明内容

本发明的目的是提供一种单比特乘法器，以解决现有技术中存在的上述缺点。

为实现上述目的，本发明提供了如下方案：

一种单比特乘法器，包括：可配置延时模块、可配置乘加矩阵模块和可配置加法矩阵模块；

所述可配置延时模块、所述可配置乘加矩阵模块和所述可配置加法矩阵模块依次连接；

所述可配置延时模块用于对1bit输入信号进行延时；

所述可配置乘加矩阵模块用于对所述1bit输入信号进行内循环，以得到第一输出结果；所述第一输出结果为N个1bit数据流；

所述可配置加法矩阵模块用于根据所述第一输出结果得到第二输出结果；所述第二输出结果为所述单比特乘法器的运算结果；所述乘积为1bit数据流。

可选的，所述可配置延时模块包括：第一延时配置单元和第二延时配置单元；

所述第一延时配置单元和所述第二延时配置单元均与所述可配置乘加矩阵模块连接；所述第一延时配置单元用于对所述乘法器的第一输入信号进行延时；所述第二延时配置单元用于对所述乘法器的第二输入信号进行延时；所述第一输入信号为乘数；所述第二输入信号为被乘数。

可选的，所述第一延时配置单元和所述第二延时配置单元均由多个寄存器级联而成。

可选的，所述可配置乘加矩阵模块包括可配置同或矩阵单元和可配置加法器矩阵单元；所述可配置同或矩阵单元由多个同或门乘法器级联而成；所述可配置加法器矩阵单元由多个加法器级联而成；多个所述加法器进行梯度排列，且梯度第l级上的加法器的个数为2^l-1；

其中，所述梯度第l级上的加法器的输入端均与所述可配置同或矩阵单元块连接；所述梯度第l级上的加法器的输出端均与梯度第l-1级上的加法器的输入端连接，以此类推，直至梯度第二级上的加法器的输出端与梯度第一级上的加法器的输入端连接；梯度第一级上的加法器的输出端即为可配置乘加矩阵模块的输出端，l的取值范围为l∈[1,log₂N]，N＝2^m，m为自然数；

所述可配置乘加矩阵模块的输出端与所述可配置加法矩阵模块的输入端连接。

可选的，所述可配置加法矩阵模块包括多个加法器；