[发明专利]半导体结构及其制作方法

说明书

本发明涉及一种半导体结构及其制作方法。半导体结构的制作方法，包括：提供衬底，衬底包括有源区和隔离区；于衬底上形成第一沟槽结构，第一沟槽结构贯穿有源区和隔离区；于第一沟槽结构内形成位线接触结构，位线接触结构的上表面低于衬底上表面；于位线接触结构上形成位线结构，位线结构至少部分位于第一沟槽结构内；于位线结构上形成位线保护结构，位线保护结构至少覆盖位线结构的上表面，且相邻位线保护结构之间具有第二沟槽结构；形成电容接触结构，电容接触结构包括第一电容接触结构和第二电容接触结构；其中，第二电容接触结构覆盖第一电容接触结构的上表面和部分侧壁。本申请能够有效提高位线的结构稳定性，且降低电容接触电阻。

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制作方法。

背景技术

随着半导体技术的发展，存储器器件越来越追求高速度、高集成密度、低功耗等。随着半导体结构尺寸的微缩，尤其是在关键尺寸小于20nm的动态随机存取存储器(DRAM)中，位线的结构稳定性直接决定了DRAM在电性方面的优良与否。

此外，在半导体制造工艺中，随着关键尺寸的缩小，电阻问题是一种亟待解决的问题。

发明内容

基于此，本申请提供一种能够提高位线的结构稳定性，且降低电容接触电阻的半导体结构及其制作方法。

一种半导体结构的制作方法，包括：

提供衬底，所述衬底包括有源区和隔离区；

于所述衬底上形成第一沟槽结构，所述第一沟槽结构贯穿所述有源区和所述隔离区；

于所述第一沟槽结构内形成位线接触结构，所述位线接触结构的上表面低于所述衬底上表面；

于所述位线接触结构上形成位线结构，所述位线接触结构和所述位线结构填充满所述第一沟槽结构，且所述位线结构至少部分位于所述第一沟槽结构内；

于所述位线结构上形成位线保护结构，所述位线保护结构至少覆盖所述位线结构的上表面，且相邻所述位线保护结构之间具有第二沟槽结构；

形成电容接触结构，所述电容接触结构包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。

在其中一个实施例中，所述于所述衬底上形成第一沟槽结构，包括：

于所述衬底上形成依次形成应力缓冲材料层、刻蚀阻挡材料层以及第一掩膜材料层；

图形化所述第一掩膜材料层，以形成第一掩膜层；

以所述第一掩膜层为掩膜，刻蚀部分所述刻蚀阻挡材料层、部分所述应力缓冲材料层和部分所述衬底；

其中，剩余的所述刻蚀阻挡材料层构成刻蚀阻挡层，剩余的所述应力缓冲材料层构成应力缓冲层。

在其中一个实施例中，在形成所述第一沟槽结构的步骤之后，在于所述第一沟槽结构内形成位线接触结构的步骤之前，还包括：

去除所述第一掩膜层；

形成所述第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。

在其中一个实施例中，所述形成所述第一侧壁保护层包括：

形成第一侧壁材料层，所述第一侧壁材料层覆盖所述刻蚀阻挡层的表面、所述第一沟槽结构的侧壁及底部；

利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述第一侧壁材料层以及位于所述第一沟槽结构底部的所述第一侧壁材料层。

在其中一个实施例中，所述于所述第一沟槽结构内形成位线接触结构包括：