[发明专利]基于二维材料的用于3D集成的选通器件及其制备方法

说明书

本发明属于半导体技术领域，具体为一种基于二维材料的用于3D集成的选通器件及其制备方法。本发明选通器件，包括：石墨烯二维材料层，作为底电极；BN二维材料层，作为功能层；顶电极阵列，包括多条以一定间隔排列的线状顶电极。本发明与二维存储器结构工艺兼容，解决了氧化物选通器件与二维材料存储器的接触问题，实现了基于二维材料的3D交叉阵列集成。

技术领域

本发明属于半导体技术领域，具体涉及一种基于二维材料的用于3D集成的选通器件及其制备方法。

背景技术

目前，随着二维材料的不断发展，其低功耗、超薄厚度、光电响应、存储性能等多方面优势逐渐显现，多维的应用场景使其成为新型电子器件的强有力竞争者。二维材料基的阻变存储器具有低功耗、高速度、结构简单等特点，成为新兴的存储器件之一。

三维交叉阵列集成作为一种常见的3D高密度存储器集成方案，其发展受限于“潜行电流”问题，即读取处于高阻态器件的电流时会受到其余未被选择的器件的影响，导致读取错误。

为了避免“潜行电流”带来的错误读取问题，选通器逐渐发展，并被用于3D交叉阵列的集成。然而，常见的选通器件多采用氧化物。由于二维材料表面没有悬挂键，氧化物无法直接与二维材料形成较好的接触，从而影响器件工作性能。因此，基于二维材料的选通器件在集成时具有极大的优势。

发明内容

为了解决上述问题，本发明提供一种氧化物与二维材料形成良好接触的用于3D集成的选通器件及其制备方法。

本发明提供的基于二维材料的用于3D集成的选通器件，包括：石墨烯二维材料层，作为底电极；BN二维材料层，作为功能层；顶电极阵列，包括多条以一定间隔排列的线状顶电极。

本发明选通器件中，优选为，所述石墨烯二维材料层的厚度为20nm~70nm。

本发明选通器件中，优选为，所述BN二维材料层的厚度为10nm~70nm。

本发明选通器件中，优选为，所述线状顶电极的材料为Ag或Cu，宽度为2μm~20μm，厚度为 20nm~70nm。

本发明还公开上述基于二维材料的用于3D集成的选通器件的制备方法，包括以下步骤：

采用机械剥离方法制备石墨烯二维材料层，作为底电极；

将BN二维材料层转移至所述石墨烯二维材料层上，作为功能层；以及

形成多条以一定间隔排列的线状顶电极，作为顶电极阵列。

本发明制备方法中，优选为，所述石墨烯二维材料层的厚度为20nm~70nm。

本发明制备方法中，优选为，所述BN二维材料层的厚度为10nm~70nm。

本发明制备方法中，优选为，所述线状顶电极的材料为Ag或Cu，宽度为2μm~20μm，厚度为 20nm~70nm。

本发明的基于二维材料的用于3D集成的选通器件，与二维存储器结构工艺兼容，解决了氧化物选通器件与二维材料存储器的接触问题，实现了基于二维材料的3D交叉阵列集成，为二维材料基的高密度3D集成提供了新的解决方案。

附图说明

图1是基于二维材料的用于3D集成的选通器件制备方法的流程图。

图2是形成石墨烯二维材料层底电极的器件结构示意图。

图3是形成BN二维材料功能层后的器件结构示意图。

图4是基于二维材料的用于3D集成的选通器件的结构示意图。

具体实施方式