[发明专利]半导体存储器装置

权利要求书

1.一种半导体存储器装置，包括：

缓冲器晶片；

堆叠在所述缓冲器晶片上的多个存储器晶片；以及

多个硅通孔，其将所述多个存储器晶片连接至所述缓冲器晶片，

其中，所述多个存储器晶片中的至少一个包括：

存储器单元阵列，其包括多个存储器单元行，每行包括多个易失性存储器单元；

错误校正码引擎；

错误信息寄存器；以及

控制逻辑电路，其被配置为控制所述错误校正码引擎，以通过以下步骤执行读修改写操作：

基于存取地址和命令，从所述多个存储器单元行中的第一存储器单元行中的子页中读取对应于第一码字的数据；

响应于检测到所述第一码字中的错误而对所述数据执行错误校正码解码，以产生错误产生信号；

校正所述第一码字中的检测到的错误；以及

将校正的第一码字写入对应于所述子页的第一存储器位置中，

其中，所述控制逻辑电路被配置为：

基于所述错误产生信号和通过所述错误校正码解码获得的第一校正子，在所述错误信息寄存器中记录与所述第一码字关联的第一地址；以及

基于多个读修改写操作，基于在所述错误信息寄存器中记录的第一校正子的改变来确定所述第一码字的错误属性。

2.根据权利要求1所述的半导体存储器装置，

其中，所述缓冲器晶片包括连接至所述硅通孔的接口电路，并且包括储存存储器，并且

其中，所述控制逻辑电路被配置为基于所确定的错误属性来修复所述第一存储器位置。

3.根据权利要求2所述的半导体存储器装置，其中，当通过所述错误校正码解码获得的第一校正子具有非零值时，所述控制逻辑电路被配置为通过将所述第一地址和关联的校正的数据存储在所述储存存储器中来修复所述第一存储器位置。

4.根据权利要求2所述的半导体存储器装置，其中，当基于所述多个读修改写操作获得的第一校正子具有非零值，并且通过第M错误校正码解码获得的第一校正子的第M值与通过第N错误校正码解码获得的第一校正子的第N值相同时，

所述控制逻辑电路被配置为：

将所述错误属性确定为硬故障：以及

通过将所述第一地址和关联的校正的数据存储在所述储存存储器中来修复所述第一存储器位置，

其中，M是大于一的整数，并且N是大于M的整数。

5.根据权利要求2所述的半导体存储器装置，其中，当基于所述多个读修改写操作获得的第一校正子具有非零值，并且通过第M错误校正码解码获得的第一校正子的第M值与通过第N错误校正码解码获得的第一校正子的第N值不同时，

所述控制逻辑电路被配置为：

将所述错误属性确定为进行性故障；以及

通过将所述第一地址和关联的校正的数据存储在所述储存存储器中来修复所述第一存储器位置，

其中，M是大于一的整数，并且N是大于M的整数。

6.根据权利要求2所述的半导体存储器装置，其中，所述控制逻辑电路被配置为基于所确定的错误属性来修复包括所述第一存储器位置的第一存储器单元行或者与所述第一存储器位置关联的列。

7.根据权利要求2所述的半导体存储器装置，其中，所述储存存储器被配置为存储将所述第一存储器位置指定为硬故障或进行性故障的第一地址、关联的校正的数据和对应的存储器晶片的芯片标识符。

8.根据权利要求7所述的半导体存储器装置，其中，所述接口电路被配置为控制所述储存存储器，使得在完成对所述第一存储器位置的修复之后响应于与所述第一地址匹配的第二地址而输入/输出存储在所述储存存储器中的校正的数据。

9.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑电路被配置为响应于所述控制逻辑电路将所述错误属性确定为硬故障还是进行性故障来控制所述错误信息寄存器，使得与所述第一存储器位置关联的第一地址通过位线被提供至与所述存储器单元阵列耦接的列解码器，并且

其中，所述列解码器包括存储所述第一地址的寄存器。