[发明专利]半导体存储装置

说明书

实施方式的半导体存储装置包含衬底、多个导电体层及多个柱MP。衬底包含第1区域MA1及第2区域HA、以及多个块区域BLK。多个导电体层具有多个阶台部分，所述多个阶台部分在第2区域与多个块区域重叠的各区域中分别不与上层的导电体层重叠。多个柱MP设置在多个块区域的每一个中，贯通多个导电体层。第2区域HA包含在第1方向上排列的第1子区域US及第2子区域LS。第1子区域US包含多个第1阶台部分在朝向第1区域的方向上升级或降级的第1阶梯构造。第2子区域LS包含：第2阶梯构造，多个第2阶台部分在远离第1区域的方向上升级或降级；及第1图案RPL，与多个导电体层中的任一个连续设置。

相关申请

本申请享有以日本专利申请2020-156710号(申请日：2020年9月17日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及一种半导体存储装置。

背景技术

已知一种能够非易失地存储数据的NAND(Not-And，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高良率并且缩小芯片面积的半导体存储装置。

实施方式的半导体存储装置包含衬底、多个导电体层、多个柱及多个接点。衬底包含第1区域、第2区域及多个块区域。第1区域及第2区域在第1方向上排列配置。多个块区域各自在第1方向上延伸设置。多个块区域在与第1方向交叉的第2方向上排列配置。多个导电体层在多个块区域的每一个中均被分断。多个导电体层在分别与第1方向及第2方向交叉的第3方向上排列并且彼此分开设置。多个导电体层具有多个阶台部分。多个阶台部分在第2区域与多个块区域重叠的各区域中，分别设置成不与上层的导电体层重叠。多个柱设置在多个块区域的每一个中。多个柱各自贯通多个导电体层。柱与导电体层相交叉的部分作为存储胞发挥功能。在多个块区域的每一个中，多个接点分别设置在多个阶台部分之上。第2区域包含在第1方向上排列的第1子区域及第2子区域。第1子区域包含第1阶梯构造，第1阶梯构造包含以下构造，即，多个阶台部分所包含的多个第1阶台部分在沿着第1方向并且朝向第1区域的方向上升级或降级。第2子区域包含第2阶梯构造与第1图案，第2阶梯构造包含以下构造，即，多个阶台部分所包含的多个第2阶台部分在沿着第1方向并且远离第1区域的方向上升级或降级。第1图案与多个导电体层中的任一个连续设置。第1图案配置在第1阶梯构造与第2阶梯构造之间。至少1个接点配置在与第1图案连续设置的导电体层的阶台部分与第1图案之间。

附图说明

图1是表示实施方式的半导体存储装置的整体构成的一例的框图。

图2是表示实施方式的半导体存储装置所具备的存储胞阵列的电路构成的一例的电路图。

图3是表示实施方式的半导体存储装置所具备的存储胞阵列的平面布局的一例的俯视图。

图4是表示实施方式的半导体存储装置所具备的存储胞阵列的存储区域中的详细平面布局的一例的俯视图。

图5是表示实施方式的半导体存储装置所具备的存储胞阵列的存储区域中的剖面构造的一例，且沿着图4的V-V线的剖视图。

图6是表示实施方式的半导体存储装置中的存储器柱的剖面构造的一例，且沿着图5的VI-VI线的剖视图。

图7是表示实施方式的半导体存储装置所具备的存储胞阵列的引出区域中的详细平面布局的一例的俯视图。

图8是表示实施方式的半导体存储装置中的存储胞阵列的引出区域中的剖面构造的一例，且沿着图7的VIII-VIII线的剖视图。

图9是表示实施方式的半导体存储装置中的存储胞阵列的引出区域中的剖面构造的一例，且沿着图7的IX-IX线的剖视图。

图10是表示实施方式的半导体存储装置的制造方法的一例的流程图。