[发明专利]一种用于STT-MRAM中的读写控制电路

权利要求书

1.一种用于STT-MRAM中的读写控制电路，其特征在于，包括多行读写控制单元，每行读写控制单元均包括：

写电路，与所述存储阵列连接，用于根据控制信号控制输入数据是否写入所述存储阵列；

读出电路，与所述存储阵列连接，用于读出所述存储阵列中的存储数据；

存储阵列，用于控制存储单元的选通，并将所述写电路写入的输入数据存储至选通的存储单元中以形成存储数据；

比较器，分别与所述写电路和所述锁存器连接，用于将所述锁存器中暂存的存储数据与输入数据进行比较，生成所述控制信号；

锁存器，用于获取所述读出电路读取的所述存储数据，并将所述存储数据进行暂存。

2.根据权利要求1所述的用于STT-MRAM中的读写控制电路，其特征在于，所述写电路包括：

写控制逻辑电路，所述写控制逻辑电路的输入端连接写使能端和数据输入端，所述写控制逻辑电路的控制端连接所述比较器。

3.根据权利要求2所述的用于STT-MRAM中的读写控制电路，其特征在于，所述写控制逻辑电路包括：第一非门、第二非门、第三非门、第四非门、第五非门、第六非门、第一或门和第二或门，所述第一非门的输入端连接所述写使能端，所述第一非门的输出端连接所述第一或门的第一输入端，所述第二非门的输入端连接所述数据输入端，所述第二非门的输出端分别连接所述第一或门的第二输入端和第二或门的第一输入端，所述第二或门的第二输入端连接所述数据输入端，所述第一或门的输出端依次连接所述第三非门的输入端，所述第三非门的输出端连接所述第四非门的输入端，所述第四非门的输出端为所述写控制逻辑电路的输出端，所述第二或门的输出端连接所述第五非门的输入端，所述第五非门的输出端连接所述第六非门的输入端，所述第六非门的输出端为所述写控制逻辑电路的输出端。

4.根据权利要求1所述的用于STT-MRAM中的读写控制电路，其特征在于，所述存储阵列包括：列选择器和与所述列选择器连接的多列存储单元，所述列选择器用于选通对应列的存储单元，每列存储单元均用于在被选通后存储所述写电路写入的输入数据并形成存储数据。

5.根据权利要求4所述的用于STT-MRAM中的读写控制电路，其特征在于，每列存储单元的两端与所述列选择器之间均通过列选信号晶体管连接。

6.根据权利要求5所述的用于STT-MRAM中的读写控制电路，其特征在于，每列存储单元的一端与所述列选信号晶体管之间通过线电阻连接。

7.根据权利要求6所述的用于STT-MRAM中的读写控制电路，其特征在于，每列存储单元均包括磁隧道结和与所述磁隧道结的一端连接的存储晶体管，所述磁隧道结的另一端连接所述线电阻，每个所述存储晶体管的控制端均连接字线。

8.根据权利要求1所述的用于STT-MRAM中的读写控制电路，其特征在于，所述读出电路包括：放大器和参考电阻，所述参考电阻的一端连接所述放大器的第一输入端，所述参考电阻的另一端为参考电压端，所述放大器的第二输入端连接所述存储阵列的输出端，所述放大器的输出端连接所述锁存器的输入端。

9.根据权利要求1所述的用于STT-MRAM中的读写控制电路，其特征在于，所述存储阵列与所述写电路之间设置写隔离晶体管，所述存储阵列与所述读出电路之间设置读隔离晶体管。