[发明专利]半导体结构的形成方法及半导体结构

说明书

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。所述半导体结构的形成方法包括如下步骤：放置衬底于反应腔室内，所述衬底内具有第一导电结构，所述衬底表面覆盖有隔离层，所述隔离层表面覆盖有第一掩膜层；在预设刻蚀参数下刻蚀所述隔离层、部分所述衬底和部分所述第一导电结构，形成沟槽，所述预设刻蚀参数使得所述沟槽整个底部的刻蚀速率相等或者所述沟槽底部中心的刻蚀速率大于所述沟槽底部边缘的刻蚀速率，形成的所述沟槽具有平坦的底面或者所述沟槽的底部朝向所述衬底凹陷；形成阻挡层；形成第二导电结构。本发明减少甚至是避免了微负载效应，避免了相邻第二导电结构之间的短路问题。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。

背景技术

在半导体结构的制造工艺中，随着元件尺寸微缩线宽窄化，导致相邻导线间的间距变短，大马士革工艺刻蚀后的轮廓条件严苛，微负载效应容易造成后续工艺铜离子迁移，进而导致线路间的短路，造成电讯号异常，元件良率下降。

具体来说，在半导体大马士革工艺向下刻蚀形成导线沟槽之后，通常还要先在沟槽侧壁沉积阻挡层，再于沟槽内填充金属铜以形成导线，这样可以使得金属铜与介质层之间能够更加紧密的结合。但是，由于线宽变窄或者电路设计的原因，造成原始工艺形成的沟槽侧壁产生太多的副产物，过多的副产物则容易在沟槽底部的两侧产生较深的微负载(micro loading)效应。后续在形成阻挡层的过程中，在微负载效应处容易产生阻挡层空洞，导致后续填充的金属铜在空洞处出现铜离子迁移现象，最终导致相邻导线之间的短路，从而影响半导体结构的良率。

因此，如何避免大马士革结构中金属离子的迁移，从而避免相邻导线之间的短路，提高半导体结构的良率，是当前亟待解决的技术问题。

发明内容

本发明提供一种半导体结构的形成方法及半导体结构，用于解决现有技术工艺形成的大马士革结构易出现相邻导线之间短路的问题，以改善半导体结构的电性能，提高半导体结构的良率。

为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：

放置衬底于反应腔室内，所述衬底内具有第一导电结构，所述衬底表面覆盖有隔离层，所述隔离层表面覆盖有第一掩膜层，所述第一掩膜层中具有暴露所述隔离层的刻蚀窗口；

在预设刻蚀参数下沿所述刻蚀窗口刻蚀所述隔离层、部分所述衬底和部分所述第一导电结构，形成暴露所述第一导电结构的沟槽，所述预设刻蚀参数使得所述沟槽整个底部的刻蚀速率相等或者所述沟槽底部中心的刻蚀速率大于所述沟槽底部边缘的刻蚀速率，形成的所述沟槽具有平坦的底面或者所述沟槽的底部朝向所述衬底凹陷；

形成覆盖所述沟槽内壁的阻挡层；

形成填充满所述沟槽并覆盖于所述阻挡层表面的第二导电结构。

可选的，在预设刻蚀参数下沿所述刻蚀窗口刻蚀所述隔离层、部分所述衬底和部分所述第一导电结构的具体步骤包括：

在所述反应腔室的压力为预设压力下，沿所述刻蚀窗口刻蚀所述隔离层、部分所述衬底和部分所述第一导电结构，使得所述沟槽整个底部的刻蚀速率相等。

可选的，所述预设压力为40mtorr～60mtorr。

可选的，在预设刻蚀参数下沿所述刻蚀窗口刻蚀所述隔离层、部分所述衬底和部分所述第一导电结构的具体步骤包括：

在辅助气体以预设流量传输至所述反应腔室的条件下，沿所述刻蚀窗口刻蚀所述隔离层、部分所述衬底和部分所述第一导电结构，使得所述沟槽底部中心的刻蚀速率大于所述沟槽底部边缘的刻蚀速率，所述辅助气体用于去除刻蚀反应产生的副产物。

可选的，所述隔离层的材料为氧化物材料，所述辅助气体为氧气。