[发明专利]一种集成于FPGA的动态多启动电路与FPGA

权利要求书

1.一种集成于FPGA的动态多启动电路，其特征在于，包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，

所述接收模块，用于接收编码数据；

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；

所述地址选择模块，用于读取地址选择控制字，所述地址选择控制字通过配置数据流写入FPGA的存储单元中，并根据所述地址选择控制字选择相应模式的启动地址，若根据地址选择控制字选择默认地址模式，则选择默认启动地址作为启动地址，并选取与匹配的所述重配置特征码对应的默认启动地址；

所述重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。

2.根据权利要求1所述的集成于FPGA的动态多启动电路，其特征在于，所述重配置模式包括内部Flash配置模式和外部Flash配置模式。

3.根据权利要求1所述的集成于FPGA的动态多启动电路，其特征在于，所述启动地址包括默认启动地址、接口启动地址、参数启动地址和串行启动地址。

4.根据权利要求3所述的集成于FPGA的动态多启动电路，其特征在于，所述默认启动地址包括：外部Flash配置初始地址、外部Flash配置golden地址、内部Flash配置初始地址和内部Flash配置golden地址，相应地，

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；

所述地址选择模块，用于读取地址选择控制字，若根据地址选择控制字选择默认地址模式，则选取与匹配的所述重配置特征码对应的默认启动地址作为启动地址。

5.根据权利要求3所述的集成于FPGA的动态多启动电路，其特征在于，所述接口启动地址包括所述接收模块接收的输入地址，所述接口启动地址在当前FPGA功能工作时可根据用户需求更改，相应地，

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；

所述地址选择模块，用于读取地址选择控制字，若根据地址选择控制字选择接口地址模式，则将所述接收模块接收的输入地址作为启动地址。

6.根据权利要求3所述的集成于FPGA的动态多启动电路，其特征在于，所述参数启动地址包括所述接收模块接收的参数启动地址，所述参数启动地址通过配置数据流写入FPGA的存储单元中，在当前FPGA功能工作时不能更改，相应地，

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；

所述地址选择模块，用于读取地址选择控制字，若根据地址选择控制字选择参数地址模式，则将所述接收模块接收的参数启动地址作为启动地址。

7.根据权利要求3所述的集成于FPGA的动态多启动电路，其特征在于，所述串行启动地址包括所述接收模块接收的串行启动地址，相应地，

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则所述接收模块继续接收所述串行启动地址，在串行启动地址接收完成后触发重配置，并根据匹配的重配置特征码选择相应地重配置模式；

所述地址选择模块，用于读取地址选择控制字，若根据地址选择控制字选择串行地址模式，则将所述接收模块接收的串行启动地址作为启动地址；

所述重配置模块，用于根据所述串行启动地址及重配置模式读取配置数据完成重配置过程。