[发明专利]一种集成于FPGA的动态多启动电路与FPGA

说明书

本发明涉及一种集成于FPGA的动态多启动电路与FPGA，该电路包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，接收模块，用于接收编码数据；重配置触发模块，用于对编码数据进行译码，得到译码数据，并判断译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；地址选择模块，用于读取地址选择控制字，并根据地址选择控制字选择相应模式的启动地址；重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路，通过四组编码启动用户重配置，相比于使用指令集方式更为简便易用。

技术领域

本发明属于FPGA技术领域，具体涉及一种集成于FPGA的动态多启动电路与FPGA。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)通过接收一组特定的配置数据进行功能配置过程，不同的配置数据可使FPGA实现不同的功能。在实际应用时，FPGA的配置数据一般存放在Flash中，FPGA上电后会根据模式选择信号选择外部Flash配置模式从外部Flash的指定地址开始读取配置数据进行配置。在FPGA系统工作时，可以通过一些方式触发重配置，加载其他配置数据，以切换当前功能。

当器件配置完成进入用户模式后，可通过特定接口发送一组特定的指令来编写控制寄存器，再通过特定接口发送重配置指令触发重配置。该启动用户重配置的方法需要对器件指令集有所了解，并需了解此接口相应工作时序才能使用，不利于实现；且对于重配置模式有所限制仅支持外部Flash配置模式。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种集成于FPGA的动态多启动电路与FPGA。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种集成于FPGA的动态多启动电路，包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，

所述接收模块，用于接收编码数据；

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；

所述地址选择模块，用于读取地址选择控制字，所述地址选择控制字通过配置数据流写入FPGA的存储单元中，并根据所述地址选择控制字选择相应模式的启动地址，若根据地址选择控制字选择默认地址模式，则将选择默认启动地址作为启动地址，并选取与匹配的所述重配置特征码对应的默认启动地址；

所述重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。

在本发明的一个实施例中，所述重配置模式包括内部Flash配置模式和外部Flash配置模式。

在本发明的一个实施例中，所述启动地址包括默认启动地址、接口启动地址、参数启动地址和串行启动地址。

在本发明的一个实施例中，所述默认启动地址包括：外部Flash配置初始地址、外部Flash配置golden地址、内部Flash配置初始地址和内部Flash配置golden地址，相应地，

所述重配置触发模块，用于对所述编码数据进行译码，得到译码数据，并判断所述译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；

所述地址选择模块，用于读取地址选择控制字，若根据地址选择控制字选择默认地址模式，则选取与匹配的所述重配置特征码对应的默认启动地址作为启动地址。

在本发明的一个实施例中，所述接口启动地址包括所述接收模块接收的输入地址，所述接口启动地址在当前FPGA功能工作时可根据用户需求更改，相应地，