[发明专利]一种基于双极性RRAM的非易失性触发器

权利要求书

1.一种基于双极性RRAM的非易失性触发器，由PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM组成，输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q，其中，

所述PMOS晶体管1的漏极连接PMOS晶体管2的源极，所述PMOS晶体管1的源极连接电源VDD，所述PMOS晶体管1的栅极连接信号BPK，所述PMOS晶体管1的体连接电源VDD，所述PMOS晶体管2的漏极连接限流电阻R1的一端，所述PMOS晶体管2的源极连接PMOS晶体管1的漏极，所述PMOS晶体管2的栅极连接输入数据D，所述PMOS晶体管2的体连接电源VDD，所述PMOS晶体管3的漏极连接PMOS晶体管4的源极，所述PMOS晶体管3的源极连接电源VDD，所述PMOS晶体管3的栅极连接信号BPK，所述PMOS晶体管3的体连接电源VDD，所述PMOS晶体管4的漏极连接限流电阻R3的一端，所述PMOS晶体管4的源极连接PMOS晶体管3的漏极，所述PMOS晶体管4的栅极连接信号BD，所述PMOS晶体管4的体连接电源VDD；

所述PMOS晶体管5的漏极连接RRAM的端口A，所述PMOS晶体管5的源极连接电源VDD，所述PMOS晶体管5的栅极连接输入时钟PK，所述PMOS晶体管5的体连接电源VDD，所述NMOS晶体管1的漏极连接NMOS晶体管2的源极，所述NMOS晶体管1的源极连接地GND，所述NMOS晶体管1的栅极连接信号PK，所述NMOS晶体管1的体连接地GND；

所述NMOS晶体管2的漏极连接限流电阻R2的一端，所述NMOS晶体管2的源极连接NMOS晶体管1的漏极，NMOS晶体管2的栅极连接输入数据D，所述NMOS晶体管2的体连接地GND，所述NMOS晶体管3的漏极连接NMOS晶体管4的源极，所述NMOS晶体管3的源极连接地GND，所述NMOS晶体管3的栅极连接信号PK，所述NMOS晶体管3的体连接地GND；

所述NMOS晶体管4的漏极连接限流电阻R4的一端，所述NMOS晶体管4的源极连接NMOS晶体管3的漏极，所述NMOS晶体管4的栅极连接信号BD，所述NMOS晶体管4的体连接地GND，

所述NMOS晶体管5的漏极连接RRAM的端口B，所述NMOS晶体管5的源极连接参考电阻R5的一端，所述NMOS晶体管5的栅极连接信号BPK，所述NMOS晶体管5的体连接地GND，所述限流电阻R1的一端连接PMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A；

所述限流电阻R2的一端连接NMOS晶体管2的漏极，且另一端连接阻变随机存储器RRAM的端口A，所述限流电阻R3的一端连接PMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B；

所述限流电阻R4的一端连接NMOS晶体管4的漏极，所述另一端连接阻变随机存储器RRAM的端口B，所述参考电阻R5的一端连接NMOS晶体管5的源极，另一端连接地GND，所述反相器1的输入端连接输入数据D，所述输出端连接信号BD，所述输入数据D通过反相器1产生反相数据信号BD；

所述反相器2的输入端连接输入时钟PK，所述输出端连接信号BPK，所述输入时钟PK通过反相器2产生反相时钟信号BPK，所述反相器3的输入端连接RRAM的端口B，且输出端连接反相器4的输入端，所述反相器4的输入端连接反相器3的输出端，且输出端连接输出数据Q，所述RRAM的端口A连接PMOS晶体管5的漏极、电阻R1的另一端和电阻R2的另一端，所述RRAM的端口B连接NMOS晶体管5的漏极、电阻R3的另一端、电阻R4的另一端以及反相器3的输入端。

2.根据权利要求1所述的一种基于双极性RRAM的非易失性触发器，其特征在于：所述反相器电路由一个PMOS晶体管和一个NMOS晶体管组成，其中，所述PMOS晶体管的源极和体连接电源VDD，漏极连接NMOS晶体管的漏极和输出端OUT，栅极连接输入端IN，所述NMOS晶体管的源极和体连接地GND，所述漏极连接PMOS晶体管的漏极和输出端OUT，栅极连接输入端IN。