[发明专利]一种基于双极性RRAM的非易失性触发器

说明书

本发明涉及触发器相关设备领域，尤其涉及一种基于双极性RRAM的非易失性触发器，如摘要附图所示，由PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM组成，输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q。本发明的基于双极性RRAM的非易失性触发器，解决了传统触发器在断电后数据不能保存，恢复供电后之前存储的数据不能恢复的问题。

技术领域

本发明涉及触发器相关设备领域，尤其涉及一种基于双极性RRAM的非易失性触发器。

背景技术

触发器是时序逻辑电路中使用最多的单元之一，在目前集成电路广泛采用，由于传统的触发器在断电后数据不能保存，恢复供电后之前存储的数据不能恢复，因此导致微处理器等集成电路突然断电后未保存的数据会发生丢失，

RRAM（ResistiveRandomAccessMemory，阻变随机存储器）是通过改变其自身的电阻来存储数据信息的非易失性存储器件，其具有两个端口，双极性RRAM是指一类具有如下特征的RRAM：RRAM制造完成，第一次在两个端口之间施加一定的电压前，RRAM为高电阻状态，第一次施加电压的方向为正电压方向，对RRAM的两个端口之间施加一定的正电压时，RRAM的电阻降低，呈现低电阻状态；对RRAM的两个端口之间施加一定的负电压时，RRAM的电阻升高，呈现高电阻状态，断电后，双极性RRAM的电阻保持不变，

如申请号为202020063538.8的实用新型专利公开了一种基于RRAM的非易失性锁存器及集成电路，该电路提出了一种基于RRAM的非易失性锁存器，两个该锁存器可以构成一个触发器，但该电路需要专门的时序进行备份操作，通过备份操作将锁存器的值写入RRAM后才能保持锁存器的数据，该电路的操作时序不兼容传统CMOS锁存器的操作时序，需要的晶体管和RRAM数量多，不利于在大规模集成电路中使用，也不利于兼容传统CMOS集成电路。

发明内容

为解决上述背景技术中提出的问题。本发明提供了一种基于双极性RRAM的非易失性触发器，具有在断电时仍保存数据，恢复供电后保持之前存储数据不变的基于双极性RRAM的非易失性触发器的特点。

为了实现以上目的，本发明采用的技术方案为：一种基于双极性RRAM的非易失性触发器，包括PMOS晶体管1、PMOS晶体管2、PMOS晶体管3、PMOS晶体管4、PMOS晶体管5、NMOS晶体管1、NMOS晶体管2、NMOS晶体管3、NMOS晶体管4、NMOS晶体管5、限流电阻R1、限流电阻R2、限流电阻R3、限流电阻R4、参考电阻R5、反相器1、反相器2、反相器3、反相器4、阻变随机存储器RRAM、输入端有电源VDD、地GND、输入数据D和输入时钟PK，输出端为输出数据Q，其中，

所述PMOS晶体管1的漏极连接PMOS晶体管2的源极，所述PMOS晶体管1的源极连接电源VDD，所述PMOS晶体管1的栅极连接信号BPK，所述PMOS晶体管1的体连接电源VDD，所述PMOS晶体管2的漏极连接限流电阻R1的一端，所述PMOS晶体管2的源极连接PMOS晶体管1的漏极，所述PMOS晶体管2的栅极连接输入数据D，所述PMOS晶体管2的体连接电源VDD，所述PMOS晶体管3的漏极连接PMOS晶体管4的源极，所述PMOS晶体管3的源极连接电源VDD，所述PMOS晶体管3的栅极连接信号BPK，所述PMOS晶体管3的体连接电源VDD，所述PMOS晶体管4的漏极连接限流电阻R3的一端，所述PMOS晶体管4的源极连接PMOS晶体管3的漏极，所述PMOS晶体管4的栅极连接信号BD，所述PMOS晶体管4的体连接电源VDD；