[发明专利]半导体器件及制作方法

说明书

本发明提供一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。本发明提高了芯片面积的利用率，从而降低了集成电路的成本。

技术领域

本发明涉及一种半导体器件，尤其是一种易于集成的功率半导体器件。

背景技术

随着集成电路技术的日新月异，集成电路也日益朝着高密度，高性能，高可靠性等方向发展。

高密度要求集成电路中能够集成多种不同电路与器件，充分利用集成电路的有限面积来实现尽可能多的功能。对于集成电路尤其是模拟集成电路而言，芯片内部一般被分为高压区，低压区以及将高压区及低压区隔离的高低压结终端区。有些更为复杂的模拟电路，由于各个区域的工作电压不同，整个芯片还会被分为更多的电压工作区，不同的电压工作区之间都需要设置合适的隔离。

目前常用的适用于单芯片集成芯片内部的隔离技术有PN结隔离和SOI隔离技术，其中，由于PN结隔离技术实现了成本和性能之间的最佳折衷，因此PN结隔离技术是功率集成电路中应用最为广泛的隔离技术。然而，当PN结隔离技术用于较高电压的隔离时，往往需要较大的面积来承担高压，这就与集成电路高密度的发展需要相矛盾。

发明内容

本发明的目的是克服现有技术中存在的PN结隔离占用面积过大和集成电路高密度的发展需要相矛盾的问题，提供一种新型半导体器件，本发明器件能够充分利用高低压结终端区面积来制备各类功率器件，提高芯片面积的利用率，提升集成电路的密度，从而降低集成电路的成本。

为实现以上技术目的，本发明采用的技术方案是：

本发明的实施例提出一种半导体器件，包括：P型衬底，在P型衬底上设有N型掺杂外延层，在N型掺杂外延层上设有高压区和低压区，在高压区与低压区之间设有高低压结终端区，在低压区和高低压结终端区之间设有第一P型隔离柱，在高压区和高低压结终端区之间设有第二P型隔离柱，在第一P型隔离柱上连接第二P型隔离柱，所述第一P型隔离柱和第二P型隔离柱形成一个或多个封闭区域，高压器件设置在所述封闭区域中。

所述高压器件为JFET器件、LDMOS器件、LIGBT器件、功率二极管器件中的一种或多种。

本发明的实施例还提出一种半导体器件的制作方法，包括以下步骤：

步骤一：选取P型衬底材料，利用掩膜窗口注入硼离子并退火形成P型埋层；

步骤二：在所述P型衬底上生长N型掺杂的外延层，所述P型埋层由于高温向上扩散，利用掩膜窗口，借助离子注入的方式选择性注入P型深阱并退火；

步骤三：在硅表面生长一层氮化硅，利用掩膜窗口刻蚀出场氧化层区域，在表面没有氮化硅覆盖的区域氧化生长场氧化层；

步骤四：在器件表面生长栅极氧化层并淀积栅极多晶硅，利用掩膜窗口刻蚀掉多余的栅极氧化层和栅极多晶硅；

步骤五：利用掩膜窗口分别注入重掺杂的N型高浓度接触和P型高浓度接触形成栅极、源极和漏极；

步骤六：淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，接着淀积金属并选择性刻蚀金属，形成源极金属、漏极金属、栅极金属；

本发明的实施例还一种半导体器件的制作方法，包括以下步骤：

步骤一：选取P型衬底材料，利用掩膜窗口注入硼离子并退火形成P型埋层；