[发明专利]一种抗辐射高压ESD半导体器件

说明书

本发明公开一种抗辐射高压ESD半导体器件，属于半导体技术领域。本发明在P型阱区和N型阱区的上表面引入P型漂移区，P型漂移区与N型阱区之间的耐压决定了ESD器件的触发电压，该耐压与PMOS器件的击穿结构一致，因此电路工作中将保护内部器件，避免发生ESD损伤。在P型阱区的表面引入P型第一重掺杂区，增加了寄生三极管NPN器件的基区浓度，降低基区输运系数，避免单粒子辐射情况下，高压ESD器件提前开启，从而提高器件的抗单粒子闩锁能力，同时还提高了器件的维持电压。埋氧化层上面的P型埋层降低了寄生NPN三极管发射结并联电阻，提高寄生NPN三极管的开启门限，从而进一步提高ESD器件的抗单粒子闩锁能力。

技术领域

本发明涉及半导体技术领域，特别涉及一种抗辐射高压ESD半导体器件。

背景技术

静电放电现象广泛存在于自然界中，它是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造以及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。静电保护(Electro-Static Discharge，ESD)设计是集成电路可靠性设计的重要组成部分，并且随着集成电路工艺的发展，会面临更多的挑战。研究可靠性高和静电保护性能强的静电放电保护器件和电路对提高集成电路成品率和可靠性具有不可忽视的作用。SCR(Silicon Controlled Rectifier，可控硅整流器)器件具有存在回滞特性、导通电阻小、占据芯片面积小、提供最大保护能力等优点，被广泛应用于解决ESD问题。空间辐射环境下，该结构被触发导通，在电源与地之间形成低阻抗大电流电路，导致电路无法正常工作，甚至烧毁的现象称为单粒子闩锁(SEL，Single Event Latch-up)。特别是对于抗辐射高压集成电路，由于工作电压高，电路和器件更容易发生ESD损伤。因此要使芯片在恶劣的辐照环境中正常工作，必须对集成电路进行抗SEL加固。

发明内容

本发明的目的在于提供一种抗辐射高压ESD半导体器件，以在保证抗辐射高压电路的ESD能力基础上，提高电路的抗单粒子闩锁能力。

为解决上述技术问题，本发明提供了一种抗辐射高压ESD半导体器件，包括埋氧化层、N型阱区、P型阱区、P型漂移区、P型第一重掺杂区、P型第二重掺杂区、P型埋层、N型重掺杂区、阳极金属电极、阴极金属电极；

N型阱区和P型阱区设置于埋氧化层上面，P型第一重掺杂区位于P型阱区顶部，P型埋层设置在P型阱区的底部；P型漂移区同时位于N型阱区和P型阱区的顶部；P型漂移区(42)与P型第一重掺杂区(43)横向相邻；

所述P型第一重掺杂区和所述N型阱区中分别包含一个N型重掺杂区和一个P型第二重掺杂区；所述P型漂移区中包含另一个P型第二重掺杂区；

阳极金属电极设置在P型阱区表面，阴极金属电极设置在N型阱区表面。

可选的，所述N型阱区中设置有N型埋层，所述N型埋层位于所述N型阱区底部，且位于所述埋氧化层的上界面处。

可选的，所述P型漂移区同时与N型阱区和P型阱区接触。

可选的，所述抗辐射高压ESD半导体器件还包括P型衬底，位于所述埋氧化层的底部。