[发明专利]存储器阵列及其制造方法

说明书

公开了包括伪导电线的3D存储器阵列及其形成方法。在实施例中，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括与第一伪字线接触的第一锥形侧壁。本发明的实施例还涉及存储器阵列及其制造方法。

技术领域

本发明的实施例涉及存储器阵列及其制造方法。

背景技术

例如，半导体存储器用于包括无线电、电视、手机和个人计算设备等电子应用的集成电路中。半导体存储器包括两个主要类别：易失性存储器和非易失性存储器。易失性存储器包括随机存取存储器(RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不通电时会丢失存储的信息。

另一方面，非易失性存储器可以在不通电时将数据存储在其上。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM或FRAM)。FeRAM的优点包括读/写速度快和尺寸小。

发明内容

根据本发明实施例的一个方面，提供了一种存储器阵列，包括：铁电(FE)材料，在半导体衬底上方，FE材料包括与字线接触的竖直侧壁；氧化物半导体(OS)层，在FE材料上方，OS层接触源极线和位线，其中，FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及第一伪字线，在晶体管与半导体衬底之间，其中，FE材料还包括与第一伪字线接触的第一锥形侧壁。

根据本发明实施例的另一个方面，提供了一种存储器阵列，包括：一个或多个下伪字线，在半导体衬底上方；一个或多个字线，在下伪字线上方；一个或多个上伪字线，在字线上方；源极线，延伸穿过下伪字线、字线和上伪字线；位线，延伸穿过下伪字线、字线和上伪字线；以及一个或多个晶体管，晶体管中的每一个包括字线中的一个的一部分、源极线的一部分和位线的一部分，其中，上伪字线的宽度小于字线的宽度，并且其中，上伪字线的长度小于字线的长度。

根据本发明实施例的又一个方面，提供了一种制造存储器阵列的方法，包括：在半导体衬底上方形成多层堆叠，多层堆叠包括交替的导电层和介电层；对延伸穿过多层堆叠的第一沟槽进行图案化，第一沟槽的靠近半导体衬底的第一部分具有第一锥形侧壁，第一沟槽的第二部分具有竖直侧壁，第一沟槽的远离半导体衬底的第三部分具有第二锥形侧壁，其中，竖直侧壁从第一锥形侧壁延伸到第二锥形侧壁，其中，对第一沟槽进行图案化限定邻近第一部分的底部伪字线、邻近第二部分的字线和邻近第三部分的顶部伪字线；沿着第一锥形侧壁、竖直侧壁、第二锥形侧壁和第一沟槽的底面沉积铁电(FE)材料；在FE材料上方沉积氧化物半导体(OS)层，其中，OS层的第一部分、FE材料的第一部分和底部伪字线的一部分形成一个或多个伪晶体管，并且其中，OS的第二部分层、FE材料的第二部分和字线的一部分形成一个或多个晶体管；对多层堆叠进行图案化，使得导电层和介电层在截面图中具有阶梯形状；以及形成电耦合至一个或多个晶体管的导电线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B示出了根据一些实施例的存储器阵列的透视图和电路图。

图2、图3、图4、图5、图6、图7、图8、图9、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图13C、图14A、图14B、图14C、图15、图16、图17、图18、图19、图20、图21、图22、图23A、图23B、图23C、图24、图25A、图25B、图25C、图25D、图26和图27是根据一些实施例的制造存储器阵列的中间阶段的截面图、俯视图和透视图。