[发明专利]记忆体装置

权利要求书

1.一种记忆体装置，其特征在于，包含：

一共用数据总线；

一同步信号线，用于传输同步信号；

一地址信号线，用于传送多个输入地址信号；

一记忆体组，包含多个记忆体库，各自连接至该共用数据总线；以及

一控制电路，耦接于该记忆体组，并连接至该地址信号线以及该同步信号线，该控制电路包含：

一三态逻辑致能电路，用以暂存多个暂存地址信号，依据该同步信号以输出所述多个暂存地址信号，且解码所述多个暂存地址信号以产生一致能信号，并传送该致能信号至所述多个记忆体库中的一者；以及

一地址解码电路，用以解码所述多个暂存地址信号以驱动所述多个记忆体库中的该者；

其中该三态逻辑致能电路包含：

一第一序列电路，用以依据该同步信号以及一读取信号以产生多个指示信号；以及

一第二序列电路，用以依据所述多个指示信号、该同步信号以及该读取信号以储存并输出所述多个暂存地址信号，其中该第二序列电路包含：

一三态逻辑致能解码电路，用以依据所述多个暂存地址信号以产生该致能信号；

其中该第一序列电路包含：

一第一正反器序列，包含多个D正反器，其中所述多个D正反器的一第一D正反器包含：

一输出端，用以输出所述多个指示信号中的一第一指示信号；

一第一输入端，用以接收所述多个D正反器中的一第二D正反器所输出的所述多个指示信号中的一第二指示信号或所述多个D正反器中的一第三D正反器所输出的所述多个指示信号中的一第三指示信号，其中该第一D正反器串接于该第二D正反器与该第三D正反器之间；

一第二输入端，用以接收该读取信号与该同步信号中的其中一者；以及

一第三输入端，用以接收一预设信号。

2.根据权利要求1所述的记忆体装置，其特征在于，其中该三态逻辑致能电路是以一先进先出方式输出所述多个暂存地址信号。

3.根据权利要求1所述的记忆体装置，其特征在于，其中当该第一序列电路以及该第二序列电路接收该读取信号时，该第二序列电路储存所述多个暂存地址信号；其中当该第一序列电路以及该第二序列电路接收该同步信号时，该第二序列电路输出所述多个暂存地址信号。

4.根据权利要求1所述的记忆体装置，其特征在于，其中该第一D正反器的该第二输入端连接于一或门，该或门包含：

一第一输入端，用以接收该同步信号；

一第二输入端，用以接收该读取信号；以及

一输出端，用以输出该同步信号或该读取信号至该第一D正反器的该第二输入端。

5.根据权利要求1所述的记忆体装置，其特征在于，其中该第一D正反器的该第一输入端连接于一选择器，该选择器包含：

一控制端，用以接收一选择信号；

一第一输入端，用以接收该第二指示信号；以及

一第二输入端，用以接收该第三指示信号。

6.根据权利要求5所述的记忆体装置，其特征在于，其中该第一序列电路还包含：

一与非门(NAND)电路，包含：

一第一输入端，用以接收该同步信号；

一第二输入端，用以接收该读取信号；以及

一输出端，用以输出该选择信号。

7.根据权利要求1所述的记忆体装置，其特征在于，其中该第二序列电路还包含多个正反器序列，其中所述多个正反器序列中的一第一正反器序列包含：

多个D正反器，其中所述多个D正反器中的一第一D正反器包含：

一输出端，用以输出所述多个暂存地址信号中的一第一暂存地址信号；

一第一输入端，用以接收所述多个输入地址信号中的一者；

一第二输入端，用以接收所述多个D正反器中的一第二D正反器所输出的所述多个暂存地址信号中的一第二暂存地址信号；以及

一第三输入端，用以接收该同步信号。

8.根据权利要求7所述的记忆体装置，其特征在于，其中该第一输入端还用以连接于一与门，该与门包含：

一第一输入端，用以接收所述多个指示信号中的一者；

一第二输入端，用以接收所述多个输入地址信号中的该者；以及

一输出端，用以输出所述多个输入地址信号中的该者。