[发明专利]记忆体装置

说明书

一种记忆体装置，包含记忆体组以及控制电路。记忆体组包含多个记忆体库。控制电路耦接于记忆体组，并包含三态逻辑致能电路以及地址解码电路。三态逻辑致能电路用以暂存多个暂存地址信号，依据同步信号以输出多个暂存地址信号，且解码多个暂存地址信号以产生致能信号，并传送致能信号至多个记忆体库中的一者。地址解码电路用以解码多个暂存地址信号以驱动多个记忆体库中的一者。

技术领域

本揭示中所述实施例内容是有关于一种记忆体装置，特别是关于一种包含共用数据总线的记忆体装置。

背景技术

对于包含多个记忆体组或多个记忆体库的记忆体装置，通常需要共同使用公用数据总线以读取数据。当不同的记忆体组之间的距离太远，且解码器是位于其中一端时，不同的记忆体组之间的致能信号会有较大的时滞，造成输出数据的碰撞。

此外，若是有较多的记忆体库，各个记忆体库之间必须有相对应的致能控制信号，这需要许多解码控制信号线，且需要较大的空间以容纳多条解码控制信号线。

发明内容

本揭示的一些实施方式是关于一种记忆体装置，其特征在于，包含记忆体组以及控制电路。记忆体组包含多个记忆体库。控制电路耦接于记忆体组，并包含三态逻辑致能电路以及地址解码电路。三态逻辑致能电路用以暂存多个暂存地址信号，依据同步信号以输出多个暂存地址信号，且解码多个暂存地址信号以产生致能信号，并传送致能信号至多个记忆体库中的一者。地址解码电路用以解码多个暂存地址信号以驱动多个记忆体库中的一者。

于部分实施例中，该三态逻辑致能电路是以一先进先出方式输出这些暂存地址信号。

于部分实施例中，该三态逻辑致能电路包含第一序列电路以及第二序列电路。第一序列电路用以依据该同步信号以及一读取信号以产生多个指示信号。第二序列电路用以依据这些指示信号、该同步信号以及该读取信号以储存并输出这些暂存地址信号，其中该第二序列电路包含三态逻辑致能解码电路，三态逻辑致能解码电路用以依据这些暂存地址信号以产生该致能信号。

于部分实施例中，当该第一序列电路以及该第二序列电路接收该读取信号时，该第二序列电路储存这些暂存地址信号；其中当该第一序列电路以及该第二序列电路接收该同步信号时，该第二序列电路输出这些暂存地址信号。

于部分实施例中，该第一序列电路包含：一第一正反器序列，包含多个D正反器，其中这些D正反器的一第一D正反器包含：一输出端，用以输出这些指示信号中的一第一指示信号；一第一输入端，用以接收这些D正反器中的一第二D正反器所输出的这些指示信号中的一第二指示信号或这些D正反器中的一第三D正反器所输出的这些指示信号中的一第三指示信号，其中该第一正反器串接于该第二正反器与该第三正反器之间；一第二输入端，用以接收该读取信号与该同步信号中的其中一者；以及一第三输入端，用以接收一预设信号。

于部分实施例中，该第一D正反器的该第二输入端连接于一或门，该或门包含：一第一输入端，用以接收该同步信号；一第二输入端，用以接收该读取信号；以及一输出端，用以输出该同步信号或该读取信号至该第一D正反器的该第二输入端。

于部分实施例中，该第一D正反器的该第一输入端连接于一选择器，该选择器包含：一控制端，用以接收一选择信号；一第一输入端，用以接收该第二指示信号；以及一第二输入端，用以接收该第三指示信号。

于部分实施例中，该第一序列电路还包含：一与非门(NAND)电路，包含：一第一输入端，用以接收该同步信号；一第二输入端，用以接收该读取信号；以及一输出端，用以输出该选择信号。

于部分实施例中，该第二序列电路还包含多个正反器序列，其中这些正反器序列中的一第一正反器序列包含：多个D正反器，其中这些D正反器中的一第一D正反器包含：一输出端，用以输出这些暂存地址信号中的一第一暂存地址信号；一第一输入端，用以接收多个输入地址信号中的一者；一第二输入端，用以接收这些D正反器中的一第二D正反器所输出的这些暂存地址信号中的一第二暂存地址信号；以及一第三输入端，用以接收该同步信号。