[发明专利]一种基于阻变器件的全加器函数实现方法在审

专利信息
申请号: 202110280207.9 申请日: 2021-03-16
公开(公告)号: CN113489484A 公开(公告)日: 2021-10-08
发明(设计)人: 刘钢;陈鑫辉 申请(专利权)人: 上海交通大学
主分类号: H03K19/20 分类号: H03K19/20;G01R31/26
代理公司: 北京盛凡佳华专利代理事务所(普通合伙) 11947 代理人: 王翠
地址: 200030 *** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 基于 器件 全加器 函数 实现 方法
【说明书】:

发明公开了一种基于阻变器件的全加器函数实现方法,该方法采用五个忆阻器,根据忆阻器的阻值设定忆阻器的两个阻态,定义忆阻器的初始化的逻辑参数、忆阻器的输入和输出以及读写操作后忆阻器的输出,并采用半导体参数分析测试仪中分别对忆阻器施加正向扫描电压和负向扫描电压获取忆阻器阻态转换的阈值电压,基于该阈值电压确定忆阻器的输入的脉宽50微秒的脉冲电压的幅值大小,然后根据要实现的全加器函数初始化各个忆阻器到相应阻态后,对忆阻器进行相应写操作,就能实现该二值一位全加器函数了;优点是简化操作方法,大幅减少器件数量,减少电路面积,降低电路功耗。

技术领域

本发明涉及一种实现全加器函数的方法,尤其是涉及一种基于阻变器件的全加器函数实现方法。

背景技术

传统的CMOS全加器主要包括与门、或门、异或门等模块。传统的CMOS全加器是实现加法运算,常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。忆阻器具有小尺寸、多阻态、低功耗和非易失性等特点。目前,全加器函数的实现方式主要基于CMOS器件,随着两个相加数数值增大,加法器数量增多,加法器自身延迟大和功耗高等缺陷日益突出,且CMOS晶体管器件改进缓慢,尺寸缩小速度减缓,制作工艺正面临物理极限。由此,该CMOS加法器在处理数据过程中功率消耗大、延迟大、面积大等问题。

发明内容

本发明所要解决的技术问题是提供一种基于阻变器件的全加器函数实现方法,该方法仅采用五个忆阻器,通过改变阻变器件初始状态和读写操作即可实现全加器函数,可以减少电路面积,降低电路功耗,提高运行速度。

本发明解决上述技术问题所采用的技术方案为:一种基于阻变器件的全加器函数实现方法,包括以下步骤:

(1)选取具有电致电阻转变和非易失性的忆阻器,所述的忆阻器具有自下往上依次设置的底电极层、阻变层与顶电极层,定义忆阻器的顶电极层为T1端,底电极层为T2端,根据忆阻器的阻值设定忆阻器的两个阻态,将其两个阻态分别记为高阻态HRS和低阻态LRS,其中高阻态的阻值范围为2000Ω~4000Ω,低阻态的阻值范围为50Ω~200Ω;

(2)定义忆阻器的初始化的逻辑参数、忆阻器的输入和输出:

定义五个忆阻器分别为M1、M2、M3、M4、M5,其中M1单独作一路,M2和 M3并联,M4和M5串联,M2和M3与M4和M5并联,忆阻器初始化为高阻态时忆阻器的逻辑值为0,忆阻器初始化为低阻态时忆阻器的逻辑值为1;定义忆阻器的输入为脉宽50微秒的脉冲电压,该脉冲电压的幅值大小分别为0、V1,将忆阻器T1端的电势记为VT1,将忆阻器T2端的电势记为VT2;定义当写操作后,忆阻器电流为低电流值时忆阻器输出为逻辑0,忆阻器电流为高电流值时忆阻器输出为逻辑1;

(3)将忆阻器的T2端接地,用半导体参数分析测试仪对忆阻器的T1端施加直流扫描电压,实时测量忆阻器阻态变化的电流-电压曲线图,具体过程为:

3-1在半导体参数分析测试仪中设置取值范围为100uA~1mA的限制电流后,用半导体参数分析测试仪对忆阻器的T1端施加正向扫描电压,正向扫描电压范围为0到0.3V,半导体参数分析测试仪测出忆阻器从高阻态向低阻态转变的电流-电压曲线,记为曲线1;

3-2在半导体参数分析测试仪中设置取值100mA的限制电流后,用半导体参数分析测试仪对忆阻器的T1端施加负向扫描电压,负向扫描电压范围为0到 -0.3V,半导体参数分析测试仪测出忆阻器从低阻态向高阻态转变的电流-电压曲线,记为曲线2;

(4)重复步骤3-1~步骤3-2三百次,通过半导体参数分析测试仪300条曲线1和300条曲线2,共600条电流-电压曲线,观察这600条电流-电压曲线,获取Vset和Vreset的值,以此确定V1的取值;

(5)信号A可以改变忆阻器状态,信号B和信号Cin分别对忆阻器进行写操作,最后读取M1的电流值判断Cout值,读取M2~M5的电流值之和来判断Sum 值;

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