[发明专利]集成电路结构、器件和计算机实现的方法

说明书

本文描述了分裂堆叠三重高度单元及其布局生成方法。该结构包括形成在三个堆叠的行内的电路。该电路包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级。第一行包括位于第一行的顶部内的第一多个电子组件的第一电子组件。第二多个电子组件的第一电子组件位于第一行的底部和第二行的顶部内。第二多个电子组件的第二电子组件位于第三行的顶部和第二行的底部内。第一多个电子组件的第二电子组件位于第三行的底部内。本发明的实施例还涉及集成电路结构、器件和计算机实现的方法。

技术领域

本发明的实施例涉及集成电路结构、器件和计算机实现的方法。

背景技术

电子设计自动化(EDA)和相关工具使复杂集成电路的高效设计成为可能，该集成电路可以具有非常大量的组件(例如，数千、数百万、数十亿或更多)。如果不是不可能的话，人工规范所有那些组件的特征和放置(例如，用于实现期望的逻辑的晶体管布置、晶体管的类型、信号路由)对于现代集成电路而言将是极其耗时且昂贵的。现代的EDA工具利用单元来促进不同抽象级别的电路设计。EDA的上下文中的单元是软件中的电子电路的物理器件布局内的组件的抽象表示。可以使用单元来设计电路，其中然后可以使用与那些单元相关联的较低级别的规范(例如，晶体管布置、信号路由)来实现那些电路。标准库用于设计电子电路，使功率性能区域(PPA)优化成为可能。

发明内容

本发明的实施例提供了一种集成电路结构，包括：电路，包括具有第一多个电子组件的第一级和具有第二多个电子组件的第二级；第一行，包括位于所述第一行的顶部内的所述第一多个电子组件的第一电子组件；第二行，堆叠在所述第一行下方，其中，所述第二多个电子组件的第一电子组件位于所述第一行的底部和所述第二行的顶部内，并且跨越所述第一行和所述第二行之间的边界；以及第三行，堆叠在所述第二行下方，其中，所述第二多个电子组件的第二电子组件位于所述第三行的顶部和所述第二行的底部内，并且跨越所述第二行和所述第三行之间的边界，并且其中，所述第一多个电子组件的第二电子组件位于所述第三行的底部内。

本发明的另一实施例提供了一种集成电路器件，包括：第一逻辑门，形成在多行结构的第一部分和所述多行结构的第四部分内；以及第二逻辑门，形成在所述多行结构的第二部分和所述多行结构的第三部分内，其中：所述第一部分和部分所述第二部分形成第一行，所述第二部分的另一部分和所述第三部分的部分形成第二行，所述第三部分的另一部分和所述第四部分形成第三行，并且所述第一行、所述第二行和所述第三行堆叠在彼此的顶部上以形成所述多行结构。

本发明的又一实施例提供了一种限定包括多个堆叠的行的电路布局的计算机实现的方法，所述计算机实现的方法包括：在单元库内限定包括第一P阱和第一N阱的第一行，所述单元库包括具有所述多个堆叠的行的堆叠三重高度单元，其中，在所述第一N阱中形成第一电子组件的P器件；在所述单元库内限定所述第一行下方的第二行，所述第二行包括第二P阱和第二N阱，其中，在所述第一P阱和所述第二P阱内形成第二电子组件的N器件；在所述单元库内限定所述第二行下方的第三行，所述第三行包括第三P阱和第三N阱，其中，所述第二电子组件的P器件形成在所述第二N阱和所述第三N阱内，并且所述第一电子组件的N器件形成在所述第三P阱内；以及使用电子放置工具，生成电路布局，所述电路布局具有堆叠在彼此的顶部上的所述第一行、所述第二行和所述第三行。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A示出了根据本发明的各个实施例的用分级电路实现的示例性电子器件的框图。

图1B示出了根据本发明的各个实施例的分裂堆叠三重高度单元的布局布置。

图2示出了根据本发明的各个实施例的两级CMOS图。

图3A示出了根据本发明的各个实施例的可以在分裂堆叠三重高度单元中实现的缓冲器的示例性两级逻辑图。