[发明专利]管式炉及半导体掺杂膜层制备方法

说明书

本发明提供一种管式炉，其包括：炉管工艺腔；成膜气体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供成膜反应气体。等离子体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供等离子体。本发明的优点在于，管式炉能够进行成膜反应及等离子体掺杂反应，避免了半导体结构的转移，节省了等待时间，大大提高生产效率。

技术领域

本发明涉及集成电路制造领域，尤其涉及一种管式炉及半导体掺杂膜层制备方法。

背景技术

随着超大规模集成电路的迅速发展，半导体芯片的集成度越来越高。在半导体元件的制造过程中，需要采用多道纷繁复杂的工序来形成所需要的半导体结构。金属氧化物半导体晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)是集成电路中一种重要的基本元器件，其主要由半导体衬底、栅介质层、多晶硅栅极、栅极侧壁层和源/漏掺杂区组成。对于某些膜层，通常需要进行掺杂，以提高其性能。

举例说明，栅介质层通常采用由SiO₂材料组成栅氧化层，栅氧化层通常是对硅衬底进行氧化形成。随着半导体集成电路制造技术的不断发生，器件的特征尺寸不断等比例缩小，对于MOSFET来说，栅氧化层的厚度也会不断减小，栅氧化层的厚度减少能增加栅极电容，从而有利于提升MOSFET的驱动电流，从而提升器件的性能。

但是，当半导体技术的工艺节点到达90nm以下时，栅氧化层的厚度减少到20埃以下，过薄的栅氧化层会带来栅漏电流增加的缺陷以及栅极结构中的多晶硅栅极的杂质容易穿过栅氧化层进入到硅衬底中的缺陷。

目前，避免上述缺陷的一种常用的方法是，在栅氧化层中进行掺氮，栅氧化层在掺氮后SiO₂中的氧会部分被N替换从而变成SiON。由于掺氮后的栅氧化层的K值会增加，从而防止栅氧化层的厚度降低而带来的栅漏电的增加以及多晶硅栅的杂质通过栅氧化层扩散到硅衬底中的缺陷。

但是，现有的掺杂工艺等待时间长，生产效率低下，无法满足需求。

发明内容

本发明所要解决的技术问题是，提供一种管式炉及半导体掺杂膜层制备方法，其能够降低等待时间，提高生产效率。

为了解决上述问题，本发明提供了一种管式炉，其包括：炉管工艺腔；成膜气体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供成膜反应气体。等离子体装置，与所述炉管工艺腔连通，用于向所述炉管工艺腔中提供等离子体。

进一步，等离子体装置包括：等离子体产生单元，用于产生等离子体；若干个等离子体输送管道，连接所述等离子体产生单元及所述炉管工艺腔，用于将等离子体输送至所述炉管工艺腔中。

进一步，所述等离子体产生单元包括：能量源，用于提供偏压；气体源，用于提供原始气体；极板，与所述能量源电连接，用于在所述偏压下将所述原始气体电离为等离子体。

进一步，所述能量源为射频能量单元，所述射频能量单元包括：射频电源；匹配器，与极板电连接；同轴电缆，连接所述射频电源与所述匹配器。

进一步，所述等离子体输送管道包括若干个出气口，所述出气口设置在所述炉管工艺腔的侧壁和/或顶端。

进一步，所述出气口设置为，位于所述等离子体输送管道的侧壁的孔。

进一步，所述等离子体装置包括多个等离子体输送管道，沿所述炉管工艺腔的周向，所述等离子体输送管道间隔设置。

进一步，相邻的所述等离子体输送管道的出气口交错设置。

进一步，所述成膜气体装置包括若干个反应气体输送管道，所述反应气体输送管道与所述等离子体输送管道至少部分共用。