[发明专利]一种嵌埋封装结构及其制造方法

说明书

本发明公开了一种多层嵌埋封装结构，包括第一介电层和在第一介电层上的第二介电层，第一介电层包括第一布线层，第二介电层包括沿高度方向贯穿第二介电层的第一铜柱层和器件放置口框以及在第一铜柱层上的第二布线层，在第二布线层上设置有第二铜柱层，第一布线层和第二布线层通过第一铜柱层导通连接，其中在器件放置口框的底部贴装有第一器件，使得第一器件的端子与第一布线层导通连接，在第二介电层上贴装有第二器件，使得第二器件的端子与第二布线层导通连接，在第二铜柱层的端部贴装有第三器件，使得第三器件的端子与第二铜柱层导通连接。还公开了一种多层嵌埋封装结构的制造方法。

技术领域

本发明涉及电子器件封装结构，具体涉及嵌埋封装结构及其制造方法。

背景技术

随着电子技术发展日新月异，电子产品层出不穷，相关电子产品在智能化，集成化的道路上越行越远，相关电子产品小型化和集成化成为市场的主流。小型化智能化意味着组成电子产品的核心部分各电子部件提出更高的要求，如何制造更低成本，更快的速度，更可靠性能，更小的尺寸是集成电路封装追求的目标。

半导体前端晶圆制造从原有的几十纳米到十几纳米到几纳米，技术不断拓展挑战各种不可能。引领未来集成电路封装通过不断减少的最小特征尺寸来提高各电子器件的集成密度。

目前先进的封装方法包括：晶圆级芯片规模封装(Wafer Level Chip ScalePackaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)，扇出型面板级封装(Fan-out Panellevel Package,FOPLP)。扇出型封装相对常规的晶圆级封装具有独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。扇出型封装方法一般为：提供承载衬底，在衬底表面形成粘合层；在粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用芯片键合工艺将半导体芯片安装到重新布线层上；采用注塑工艺将半导体芯片塑封于塑封材料层中；去除衬底和粘合层；在重新布线层上光刻、电镀形成凸块下金属层(UBM)；在UBM上进行植球回流，形成焊料凸块。

而扇出型封装中的面板级封装较晶圆级封装因基板尺寸更大故而容纳的零部件是晶圆级的数倍，在制程能力满足同等竞争中更具造价优势。

扇出型封装结构存在输入/输出端口不够多及封装结构尺寸较大等缺陷。如何解决在面板级扇出封装中输入/出端口数量不够多以及如何缩小产品尺寸成为关键点。

现有技术CN111106013A公开了一种TMV(Through Molding Via)结构的制备方法以及大面板扇出型异构集成封装结构，如图1所述，该封装结构利用面板级技术制作芯片塑封板10，采用镭射电镀的方式制作TMV结构12，提供天线13和表贴元件11并制作连接线路15相连，在塑封板另一侧制作再布线层16以及焊球17。

但是，现有技术镭射或钻孔加工技术加工效率较低，生产成本高；TMV制作无论镭射或机加工钻孔相关加工精度较差、结构形状尺寸单一、对大尺寸多形状TMV结构无法很好应对；镭射填孔电镀，铜柱与介电层结合力较差(铜柱外表面无法处理)，影响产品可靠性；并且镭射填孔电镀的铜柱上下成锥形，铜柱纵向尺寸差异不利于散热及信号的传输与稳定。

发明内容

本发明的实施方案涉及提供一种嵌埋封装结构及其制造方法，以解决上述技术问题。本发明通过将器件在线路布置后植入，可以根据基板的良率进行选择性植入减少器件的损耗，并且器件通过POP背靠背堆叠的方式，增加了I/O数，减少了将器件水平排布时的面积占比；线路和铜柱图形可以根据实际需要任意设定，仅通过图形影像电镀即可实现，线路和铜柱上下尺寸均匀，对封装体散热以及信号传输稳定更有优势，铜柱电镀后对铜柱表面做棕化处理，增加了铜柱和介电层的结合力。