[发明专利]数据处理电路及设备

权利要求书

1.一种数据处理电路，其特征在于，包括：

第一存储组和第二存储组；

两个写入电路，每个所述写入电路包括一个写入输入缓存电路，所述两个写入电路分别通过所述写入输入缓存电路从同一写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；两个所述写入输入缓存电路采用的控制信号的频率均为所述写入总线写入存储数据的时钟频率的一半，且下降沿交替出现。

2.根据权利要求1所述的数据处理电路，其特征在于，每个所述写入电路还包括：

写入控制电路，分别与自身写入电路中的所述写入输入缓存电路、自身写入电路中的第一写入输出缓存电路、自身写入电路中的第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；

第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；

第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。

3.根据权利要求2所述的方法，其特征在于，所述两个写入电路中的第一写入输出缓存电路采用相同的第二控制信号，所述两个写入电路中的第二写入输出缓存电路采用相同的第三控制信号，所述第二控制信号和所述第三控制信号的频率均为所述写入存储数据的时钟频率的四分之一，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。

4.根据权利要求3所述的方法，其特征在于，所述两个写入电路中的写入控制电路采用的控制信号的频率，与所述写入输入缓存电路采用的控制信号的频率相同。

5.根据权利要求1至4任一项所述的方法，其特征在于，其中一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用全锁存器，另一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用半锁存器。

6.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述第一读写总线和所述第二读写总线交叉排列。

7.根据权利要求6所述的数据处理电路，其特征在于，所述第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。

8.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述两个写入电路在第一直线上并列设置，所述第一存储组和所述第二存储组在第二直线上并列设置，所述第一直线和所述第二直线平行。

9.根据权利要求8所述的数据处理电路，其特征在于，两个所述写入电路所在的第一区域、所述第一存储组和所述第二存储组所在的第二区域在第三直线上并列设置，所述第三直线和所述第一直线垂直。

10.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述第一存储组和所述第二存储组的数据写入时间不同，所述第一存储组和所述第二存储组的数据写入逻辑相同。

11.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述写入控制电路以列地址选通之间的时间延迟控制数据写入，所述列地址选通之间的时间延迟包括四个时钟周期。

12.一种存储器，其特征在于，包括如权利要求1至11任一项所述的数据处理电路，两个所述数据处理电路中的写入电路与同一写入总线连接。

13.根据权利要求12所述的存储器，其特征在于，所述存储器为双倍速率的动态随机存取存储器DDR DRAM。