[发明专利]数据处理电路及设备

说明书

本申请实施例提供一种数据处理电路及设备，该电路包括：第一存储组301、第二存储组302、包括一个写入输入缓存电路3031的写入电路303、包括一个写入输入缓存电路3041的写入电路304，两个写入电路303、304分别通过写入输入缓存电路3031、3041从同一写入总线306接收存储数据，通过第一读写总线307向第一存储组301写入存储数据，通过第二读写总线308向第二存储组302写入存储数据；两个写入输入缓存电路3031、3041采用的控制信号的频率均为写入总线306写入存储数据的时钟频率的一半，且下降沿交替出现。本申请实施例的每个写入电路中包括一个写入输入缓存电路，可以减小电路尺寸。

技术领域

本申请实施例涉及集成电路技术领域，尤其涉及一种数据处理电路及设备。

背景技术

在存储器中，通过存储阵列存储数据，存储器中的存储阵列可以为一个或多个。其中一种常用的存储器可以为DRAM(dynamic random access memory，动态随机存取存储器)，DRAM为一种内存。为了提高DRAM的读写效率，在DDR(double data rate，双倍速率)DRAM中，其内部的存储阵列通常划分为若干BG(bank group，分组)，不同BG之间进行交叉读写。与每个BG相连接的数据线路需要在中心区域进行合并，合并之后的数据线路共用一个数据总线，以实现数据的读取。

然而，上述方案中的中心区域的电路尺寸较大。

发明内容

本申请实施例提供一种数据处理电路及设备，可以解决当前中心区域的电路尺寸较大的问题。

第一方面，本申请实施例提供一种数据处理电路，包括：

第一存储组和第二存储组；

两个写入电路，每个所述写入电路包括一个写入输入缓存电路，所述两个写入电路分别通过所述写入输入缓存电路从同一写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；两个所述写入输入缓存电路采用的控制信号的频率均为所述写入总线写入存储数据的时钟频率的一半，且下降沿交替出现。

可选地，每个所述写入电路还包括：

写入控制电路，分别与自身写入电路中的写入输入缓存电路、自身写入电路中的第一写入输出缓存电路、自身写入电路中的第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；

第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；

第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。

可选地，所述两个写入电路中的第一写入输出缓存电路采用相同的第二控制信号，所述两个写入电路中的第二写入输出缓存电路采用相同的第三控制信号，所述第二控制信号和所述第三控制信号的频率均为写入存储数据的时钟频率的四分之一，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。

可选地，所述两个写入电路中的写入控制电路采用的控制信号的频率、与所述写入输入缓存电路采用的控制信号的频率相同。

可选地，其中一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用全锁存器，另一个所述写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用半锁存器。

可选地，所述第一读写总线和所述第二读写总线交叉排列。

可选地，所述第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。