[发明专利]一种适用于高性能DSP核时序收敛的精细化物理设计方法

说明书

本发明公开了一种适用于高性能DSP核时序收敛的精细化物理设计方法，涉及集成电路设计技术领域，解决高性能DSP核通过EDA工具自动设计时序收敛难的问题。所述方法依次包括逻辑综合，对高性能DSP核中的数据路径有针对性的打散群组；布局规划，结合高性能DSP核中的大位宽数据流，精细化控制模块位置；布局，根据时序报告精细化控制标准单元的阈值电压类型；时钟树综合，使用useful skew精细化调整硬核IP及标准单元的时钟树长度，并对时钟网络进行屏蔽防护；布线，并在布线之后进行建立时间和保持时间的违例修复；静态时序分析，通过时序工程命令变更加速时序收敛。本发明能针对高性能DSP核的结构复杂、数据路径长的设计难点，有效实现时序收敛。

技术领域

本发明涉及高性能DSP核的集成电路设计技术领域，具体涉及一种适用于高性能DSP核时序收敛的精细化物理设计方法。

背景技术

物理设计是集成电路设计中的重要组成部分，它实现了芯片RTL级代码到GDSII版图的转化，物理设计的好坏直接决定了芯片能否满足功能和性能的需求，能否满足加工投片需求，以及芯片成品率的高低。随着集成电路规模越来越大，竞争越来越激烈，芯片设计复杂度越来越高，对物理设计的要求也越来越高。

高性能DSP核的物理设计一直是集成电路设计中的难点，DSP核的时序收敛问题影响着频率的高低。在DSP核前端代码固化的情况下，如何从物理设计上将高性能DSP核的时序收敛，从而将DSP核的频率提升，是一个值得研究的课题。

近年来，关于物理设计在时钟树综合、布局布线方面也有不少新的技术方法涌现出来，但是针对高性能DSP核的结构复杂、数据路径长的设计难点，通过EDA工具的自动设计很难达到时序收敛，是高性能DSP核频率提升的技术瓶颈。

发明内容

针对现有技术问题，本发明提供了一种适用于高性能DSP核时序收敛的精细化物理设计方法，针对高性能DSP核的特定结构、关键路径，从精细化物理设计的角度，以最小的代价最大限度的进行时序收敛，实施步骤包括：

（1）逻辑综合，输入设计文件，包括前端RTL代码、设计约束文件、标准单元库文件、硬核IP库文件；基于Design Compiler工具配置综合环境参数，进行预综合，初始对所有模块不进行打散群组ungroup操作，根据综合产生的时序报告找出高性能DSP核中没有收敛的数据路径，将数据路径长度大于时钟周期的数据路径进行有针对性ungroup，形成初步精细化综合策略；将初步精细化综合策略迭代到新的综合中，直到综合的时序报告已经时序收敛，并且形式验证通过，形成精细化综合策略，逻辑综合完成；

（2）布局规划floorplan，基于INNOVUS工具，进行精细化的floorplan，根据高性能DSP核中的大位宽数据流，先对高性能DSP核中的子模块划分在芯片中的物理位置，并针对不同模块的特性，对其约束类型参数设置为guide或者region；然后再将子模块中调用的硬核IP放到该子模块的位置中，并在硬核IP周围打上一圈放置阻塞placement blockage，参数类型为soft；

（3）布局place，基于INNOVUS工具，开启INNOVUS工具的early clock和usefulskew功能，分析place阶段的时序报告，找出建立时间违例的数据路径，统计出违例数据路径上出现频率较多的标准单元，将该部分标准单元的阈值电压降低，迭代place过程，直到place阶段的时序报告已经时序收敛，place完成；

（4）时钟树综合cts，基于INNOVUS工具，开启INNOVUS工具的ccopt引擎和usefulskew功能，根据cts阶段的时序报告，将到硬核IP以及标准单元的时钟树有针对性的做短或做长，并进行屏蔽防护；

（5）布线route，基于INNOVUS工具，进行布线route，并在布线之后依次进行如下步骤：

步骤a，进行一次建立时间的违例修复，简称为postroute_setup