[发明专利]三维存储器和制备三维存储器的方法

说明书

本申请公开了一种三维存储器和制备三维存储器的方法。该方法包括：在衬底上形成包括交替叠置的牺牲层和绝缘层的叠层，并且形成穿透叠层的沟道结构；去除牺牲层以形成牺牲间隙；去除绝缘层的靠近牺牲间隙的部分，以减薄绝缘层并且加宽牺牲间隙；以及在加宽的牺牲间隙中填充导电层。通过根据本申请的制备三维存储器的方法，能够在确保最终产品的厚度比不变的情况下，减小中间结构的氮化物和氧化物的厚度比率，从而减小晶圆弯曲度，避免或至少减缓因高应力而可能出现的裂纹问题。

技术领域

本申请涉及半导体设计及制造领域，具体涉及三维存储器和制备三维存储器的方法。

背景技术

随着电子设备的普及，存储器，例如三维存储器(3D NAND)，作为电子设备的重要组件也越来越多地受到人们的关注。

三维存储器的重要组件基于晶圆制作。然而，在器件的制备过程中涉及生长、切割、研磨、蚀刻、抛光等诸多工艺，这些精密而复杂的各个工艺可能使得晶圆产生弯曲并且累积，从而在晶圆中产生裂纹进而影响最终产品的质量。

因此，对制备过程中晶圆裂纹的潜在来源进行分析并且针对性地进行规避或克服显得尤为重要。

发明内容

本申请提供了能至少部分克服现有技术中的至少一个上述缺陷的三维存储器和制备三维存储器的方法。

本申请的一方面提供了一种制备三维存储器的方法，所述方法可包括：在衬底上形成包括交替叠置的牺牲层和绝缘层的叠层，并且形成穿透所述叠层的沟道结构；去除所述牺牲层以形成牺牲间隙；去除所述绝缘层的靠近所述牺牲间隙的部分，以减薄所述绝缘层并且加宽所述牺牲间隙；以及在加宽的牺牲间隙中填充导电层。

在某些可选实施方式中，形成所述叠层可包括：交替地叠置所述牺牲层和所述绝缘层，使得所述牺牲层和所述绝缘层具有第一厚度比率，其中，所述绝缘层可被减薄为使得所述导电层与减薄的所述绝缘层具有第二厚度比率；以及其中，所述第一厚度比率可小于所述第二厚度比率。

在某些可选实施方式中，所述第一厚度比率可在1.1-1.3之间，所述第二厚度比率在1.4-1.6之间。

在某些可选实施方式中，所述第一厚度比率可为1.2。

在某些可选实施方式中，所述第二厚度比率可为1.5。

在某些可选实施方式中，去除所述绝缘层的所述部分可包括：利用蚀刻液蚀刻所述绝缘层的所述部分；以及控制蚀刻的时间和所述蚀刻液的浓度中的至少一者，使得具有预定厚度的所述部分被去除。

在某些可选实施方式中，形成所述沟道结构可包括：在所述叠层的沟道孔的内壁上形成阻挡层；其中，所述阻挡层相对于所述绝缘层具有蚀刻选择性，使得所述阻挡层在蚀刻所述绝缘层的所述部分的过程中作为蚀刻停止层。

在某些可选实施方式中，所述阻挡层和所述绝缘层可由不同的工艺形成，使得所述阻挡层的致密性大于所述绝缘层的致密性。

在某些可选实施方式中，所述牺牲层的材料可包括氮化物，并且所述绝缘层的材料可包括氧化物。

本申请的另一方面提供了一种三维存储器，所述三维存储器可包括：衬底；叠层，设置在所述衬底上，并且包括交替叠置的导电层和绝缘层；以及沟道结构，形成为穿透所述叠层并且包括阻挡层，所述阻挡层位于所述沟道结构的最外侧处，其中，所述阻挡层的致密性大于所述绝缘层的致密性。

根据本申请的制备三维存储器的方法，能够在确保最终产品的厚度不变的情况下，减小中间结构的氮化物与氧化物的厚度比率，从而减小晶圆弯曲度，避免或至少减缓因高应力而可能出现的裂纹问题。

附图说明

结合附图，通过以下非限制性实施方式的详细描述，本申请的其它特征、目的和优点将变得更明显。在附图中：