[发明专利]半导体封装的测试装置

说明书

本发明的半导体封装的测试装置，涉及一种用于测试层叠封装类型(POP)的半导体封装的半导体封装的测试装置，其包括：下部测试座，安装在提供测试信号的测试器板，并具有多个测试座探针，该测试座探针与下部封装的下部端子联接而将下部封装与测试器板电连接；推送器，结合上部封装，并具有以接近下部测试座侧或远离下部测试座的方式移动的推送器主体；及上部测试座，具有：绝缘垫和多个导电部，其中，绝缘垫，由非弹性绝缘材料构成，并与推送器主体结合；多个导电部，在绝缘垫支撑，并在弹性绝缘物质内包含多个导电粒子，以使一端与上部封装的上部封装端子接触，另一端与下部封装的上部端子联接。

技术领域

本发明涉及半导体封装的测试器，更具体地涉及一种半导体封装的测试装置，用于检查以上下层叠下部封装和上部封装的层叠封装(POP)类型的半导体封装的正常运行与否。

背景技术

半导体封装由微细电路高密度集成而形成，并在制造工艺中经过各个电路的正常与否的测试工艺。测试工艺是一种测试半导体封装是否正常运转而甄选合格产品和不合格产品的工艺。

在半导体封装的测试中，利用电连接半导体封装的端子和施加测试信号的测试器的测试装置。测试装置根据作为测试对象的半导体封装的种类而具有各种结构。

近来，增加使用部件尺寸最小化并能够快速传输信号的层叠封装(POP)类型的半导体封装，持续保持用于测试该半导体封装的测试装置的需求度。

层叠封装方式为按次序在一个封装上堆积执行其它功能的封装的方式进行。对于使用于智能手机或平板电脑的半导体封装的情况，为了以垂直扩张实现三维封装，而形成层叠无线电接入点(AP)、基带芯片和存储器的层叠封装形式。层叠封装方式使连接配线的长度最小化，而将二维排列时发生的信号延迟及最小化阻抗失配等损失最小化，在空间上运用垂直方向，而使单位面积的贴装面积极大化，从而，实现大容量、超小型部件。

并且，层叠封装方式因层叠完成测试的封装，从而，能够提高收益率，例如，对于通过一个封装制造逻辑元件和存储元件的情况，在更换两个中的一个时，需整体修正测试程序和测试板，由此，存在花费大量时间和费用的问题。而层叠封装方式在分别测试逻辑元件封装和存储器封装之后，在层叠封装而发生变动时，仅更换相应封装的测试工具，极大减少时间和费用。

用于测试层叠封装形式的半导体封装的现有的测试装置包括：下部测试座及上部测试座，包括用于传输电信号的测试探针；推送器主体，与上部测试座结合。下部测试座设置在测试器板，以与下部封装电连接，上部封装安装在上部测试座的上部，以与上部测试座电连接。

但现有的测试装置因上部封装和下部封装之间的信号传输路径的长度长，在发送高速信号时，容易发生信号歪曲。因此，存在无法进行高速运行的半导体封装的精密检查。

并且，对于现有的测试装置在上部测试座形成多个孔，以用于设置电连接上部封装和下部封装的测试探针，由此，向推送器提供真空压而接入半导体封装的情况，容易发生接入错误。

现有技术文献

【专利文献】

(专利文献0001)公开专利公报第2016-0118796号(2016.10.12.)

发明内容

发明要解决的技术问题

本发明是为了解决如上所述的问题而研发，其目的在于提供一种半导体封装的测试装置，能够精密测试进行高速运行的层叠封装形式的半导体封装。

并且，本发明的目的在于提供一种半导体封装的测试装置，防止在接入半导体封装时发生接入错误。

而且，本发明的目的在于提供一种半导体封装的测试装置，延长半导体封装和测试座的寿命。

用于解决问题的技术方案