[发明专利]半导体器件及其形成方法

说明书

在一个实施例中，一种半导体器件包括：半导体衬底；从半导体衬底延伸的第一鳍；从半导体衬底延伸的第二鳍；外延源极/漏极区，包括：第一鳍和第二鳍中的主层，所述主层包括第一半导体材料，所述主层具有上刻面表面和下刻面表面，上刻面表面和下刻面表面分别从第一鳍和第二鳍的相应表面升高；半导体接触件蚀刻停止层(CESL)，与主层的上刻面表面和下刻面表面接触，半导体CESL包括第二半导体材料，第二半导体材料不同于第一半导体材料。本发明的实施例还涉及形成半导体器件的方法。

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体器件被用于各种电子应用中，例如，个人计算机、手机、数码相机和其他电子器件。通常通过以下方式制造半导体器件：依次在半导体衬底上沉积绝缘层或电介质层，导电层和材料的半导体层，并使用光刻图案化各种材料层以在其上形成电路组件和元件。

半导体行业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多的组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的其他问题。

发明内容

根据本发明实施例的一个方面，提供了一种形成半导体器件的方法，包括：在外延源极/漏极区上沉积层间电介质(ILD)层，外延源极/漏极区包括主层、在主层上的半导体接触蚀刻停止层(CESL)和在半导体CESL 上的伪层；通过ILD层暴露伪层的第一部分；通过第一蚀刻工艺去除伪层的第一部分以暴露半导体CESL的第二部分，第一蚀刻工艺以比半导体CESL更大的速率蚀刻伪层；去除半导体CESL的第二部分以暴露主层的第三部分；以及在主层的第三部分上形成第一源极/漏极接触件。

根据本发明实施例的另一个方面，提供了一种半导体器件，包括：半导体衬底；第一鳍，从半导体衬底延伸；第二鳍，从半导体衬底延伸；外延源极/漏极区，包括：主层，位于第一鳍和第二鳍中，主层包括第一半导体材料，主层具有上刻面表面和下刻面表面，上刻面表面和下刻面表面分别从第一鳍和第二鳍的对应表面升高；以及半导体接触件蚀刻停止层(CESL)，接触主层的上刻面表面和下刻面表面，半导体CESL包括第二半导体材料，第二半导体材料不同于第一半导体材料。

根据本发明实施例的又一个方面，提供了一种半导体器件，包括：半导体衬底；第一鳍，从半导体衬底延伸；第二鳍，从半导体衬底延伸；外延源极/漏极区，包括：主层，位于第一鳍和第二鳍中，主层包括掺杂的半导体材料；第一接触件蚀刻停止层(CESL)，位于主层上，第一CESL包括未掺杂的半导体材料；和结束层，位于第一CESL上，结束层包括掺杂的半导体材料；第二CESL，位于结束层上，第二CESL包括电介质材料；层间电介质(ILD)层，位于第二CESL上；以及源极/漏极接触件，延伸穿过ILD层、第二CESL、结束层和第一CESL，源极/漏极接触件接触主层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1以三维视图示出了根据一些实施例的FinFET的示例。

图2和图3是根据一些实施例的在FinFET的制造中的中间阶段的三维视图。

图4A至图12B是根据一些实施例的在FinFET的制造中的中间阶段的截面图。

图13A至图16B是根据一些其他实施例的在FinFET的制造中的中间阶段的截面图。

图17A至图21B是根据一些其他实施例的在FinFET的制造中的中间阶段的截面图。

图22A至图25B是根据一些其他实施例的在FinFET的制造中的中间阶段的截面图。

具体实施方式