[发明专利]伪双端口存储器及其控制方法

说明书

本发明提供了伪双端口存储器。伪双端口存储器包括单端口存储器，多工器，时序控制电路和输出电路。多工器被配置为将第一地址和第二地址顺序地输出至单端口存储器。输出电路被配置为从单端口存储器接收输出数据，以生成对应于第一地址的第一读取结果和对应于第二地址的第二读取结果。输出电路包括第一读出放大器和第二读出放大器，其中，第一读出放大器根据第一控制信号接收输出数据以生成用作第一读取结果的第一数据，第二读出放大器根据第二控制信号接收输出数据以生成用作第二读取结果的第二数据。

技术领域

本公开实施例通常涉及双端口存储器，以及更具体地，涉及一种伪双端口存储器及其控制方法。

背景技术

双端口存储器(dual-port memory)在单个时钟周期内处理两项操作，例如，两项读取操作。双端口存储器通常包括与存储单元阵列(array of memory cells)一起操作的两个端口，可以从这两个端口同时访问该存储单元数组。为了减小存储器占用的面积，伪(pseudo)双端口存储器被使用。伪双端口存储器被设计为在单个时钟周期内利用时间交织机制对单端口存储器(single-port memory)执行两项操作。例如，在时钟周期中，伪双端口存储器可以执行第一读取操作，然后执行第二读取操作。

以传统的伪双端口的两项读取操作为例，读出放大器(sense amplifier)在单个时钟信号内被使能两次，以输出两个读取结果，以及，这两个读取结果被分别临时存储在两个锁存器(latch)中。每个锁存器由相应的控制信号控制，以在适当的时间输出该读取结果。但是，读出放大器和两个锁存器的控制信号可能会出现竞速问题(racing issue)。

发明内容

因此，本发明的目的是提供一种更稳定(robust)和更有效的伪双端口存储器，以解决上述问题。

根据本发明一实施例，公开了一种伪双端口存储器。伪双端口存储器包括单端口存储器，多工器，时序控制器和输出电路。多工器被配置为接收第一地址和第二地址，并且将第一地址和第二地址输出到单端口存储器。时序控制电路被配置为产生多工器控制信号，以控制多工器将第一地址和第二地址顺序地输出到单端口存储器。输出电路被配置为从单端口存储器接收输出数据，以生成对应于第一地址的第一读取结果和对应于第二地址的第二读取结果。另外，输出电路包括读出放大器和解多工器。读出放大器被配置为从单端口存储器接收输出数据，以根据控制信号生成数据，其中，该控制信号是根据时序控制电路生成的第一控制信号和第二控制信号生成的。解多工器被配置为当第一控制信号具有使能状态时将数据输出至第一锁存器，以及，当第二控制信号具有使能状态时将数据输出至第二锁存器，其中，存储在第一锁存器中的数据用作第一读取结果，以及，存储在第二锁存器中的数据用作第二读取结果。

根据本发明的另一实施例，公开了一种伪双端口存储器。伪双端口存储器包括单端口存储器，多工器，时序控制器和输出电路。多工器被配置为接收第一地址和第二地址，并且将第一地址和第二地址输出到单端口存储器。时序控制电路被配置为产生多工器控制信号，以控制多工器将第一地址和第二地址顺序地输出到单端口存储器。输出电路被配置为从单端口存储器接收输出数据以生成对应于第一地址的第一读取结果和对应于第二地址的第二读取结果。另外，输出电路包括第一读出放大器和第二读出放大器。第一读出放大器被配置为根据第一控制信号从单端口存储器接收输出数据以生成第一数据至第一锁存器，其中，存储在第一锁存器中的第一数据用作第一读取结果。第二读出放大器被配置为根据第二控制信号从单端口存储器接收输出数据以生成第二数据到第二锁存器，其中，存储在第二锁存器中的第二数据用作第二读取结果。