[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：在衬底上形成叠层结构，并在叠层结构的核心区域中形成贯穿叠层结构并延伸至衬底的沟道结构；以及在核心区域中形成第一栅线间隙和第二栅线间隙，第一栅线间隙和第二栅线间隙贯穿叠层结构并且在平行于衬底的第一方向上间隔设置，第一栅线间隙将核心区域分割成多个存储块区域，每个存储块区域包括阵列式排布的多个沟道结构和至少一个第二栅线间隙，其中，第一栅线间隙在第一方向的关键尺寸小于第二栅线间隙在第一方向的关键尺寸。根据该制备方法，缩小了作为存储块区域划分的栅线间隙的关键尺寸，可有效地增加有效存储单元阵列面积，同时可增加三维存储器结构的稳定性。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

三维存储器的存储阵列包括核心(Core)区域和阶梯(Stair Step，SS)区域，其中核心区域和阶梯区域还可被多个栅线间隙(Gate Line Slit，GLS)分割为多个存储块区域(Block)。

在现有三维存储器的制备工艺中，存储阵列的堆叠结构构建在衬底(例如，硅晶片)上，并且随着堆叠层数的增加，三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(TEOS)层)变得越来越复杂。当多个层堆叠时，应力可能在晶片中累积并导致上述介质薄膜层形变。其他的制造工艺(例如，刻蚀、填充和热处理)还可能进一步加剧应力和介质薄膜层形变的问题。当介质薄膜层的形变超过一定限度时，最终可能导致晶片发生弯曲或者无法在机台中进行处理。

进一步地，由于栅线间隙会将全部的存储块区域和阶梯区域切割成小块，随着堆叠层数的增加，三维存储器结构会变得更加不稳定。同时，由于现有三维存储器的制备工艺的限制，在实现存储阵列的沟道层的导通时，需要去除位于存储阵列的底部的牺牲层，因此会进一步加剧三维存储器结构的不稳定。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构，并在所述叠层结构的核心区域中形成贯穿所述叠层结构并延伸至所述衬底的沟道结构；以及在所述核心区域中形成第一栅线间隙和第二栅线间隙，所述第一栅线间隙和第二栅线间隙贯穿所述叠层结构并且在平行于所述衬底的第一方向上间隔设置，所述第一栅线间隙将所述核心区域分割成多个存储块区域，每个所述存储块区域包括阵列式排布的多个所述沟道结构和至少一个第二栅线间隙，其中，所述第一栅线间隙在所述第一方向的关键尺寸小于所述第二栅线间隙在所述第一方向的关键尺寸。

在本申请一个实施方式中，所述方法还包括：利用多晶硅完全填充所述第一栅线间隙，并在所述第二栅线间隙的内壁上形成多晶硅层。

在本申请一个实施方式中，所述衬底包括远离所述叠层结构的基底和依次设置在所述基底上的支撑层、衬底牺牲叠层以及盖层。

在本申请一个实施方式中，所述沟道结构包括沟道孔和依次设置在所述沟道孔的内壁上功能层和沟道层，所述第二栅线间隙延伸至所述盖层中，其中，所述方法还包括：在所述第二栅线间隙的底部形成第一开口以暴露出所述第二衬底牺牲叠层；通过所述第一开口，去除所述第二衬底牺牲叠层形成空腔；去除暴露在所述空腔中的、所述沟道孔的侧壁上的所述功能层，至暴露出所述沟道层，以形成第一衬底间隙；以及在所述第一衬底间隙中填充导电材料形成与所述沟道层连接的导电层。

在本申请一个实施方式中，所述叠层结构包括交替叠置的牺牲层和绝缘层，其中，所述方法还包括：去除所述第二栅线间隙内壁上的所述多晶硅层；通过所述第二栅线间隙去除所述牺牲层以形成牺牲间隙；以及在所述牺牲间隙内填充导电材料形成栅极层。

在本申请一个实施方式中，在所述第一栅线间隙中完全填充多晶硅，并在所述第二栅线间隙的内壁上形成多晶硅层之前，所述方法还包括：在所述第一栅线间隙和所述第二栅线间隙的内壁上形成氧化层。