[发明专利]MOS器件及其制造方法、以及ESD防护电路

说明书

本发明提供一种MOS器件及其制造方法、以及ESD防护电路。所述MOS器件包括半导体衬底、设于半导体衬底表面的栅极结构、设于半导体衬底内并位于栅极结构两侧的漏区和源区，及设于半导体衬底表面并位于栅极结构一侧的第一侧墙。其中，栅极结构包括与漏区相邻的第一侧壁，第一侧墙覆盖栅极结构的第一侧壁及漏区。当所述MOS器件用于ESD防护时，所述MOS器件的第一侧墙、栅极结构及源区均接地，使得所述第一侧墙附加零电位，可以起到降低并分散所述漏区表面电场的效果，提高了所述漏区的耐压能力，从而不增大所述MOS器件的尺寸即可提高其击穿电压。

技术领域

本发明涉及半导体技术领域，尤其涉及一种用于ESD防护的MOS器件及其制造方法、以及包括所述MOS器件的ESD防护电路。

背景技术

栅极接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)由于其具有与工艺平台良好的兼容性及优异的电流泄放能力，被广泛用于低压/中压领域的静电放电(Electro Static Discharge，简称ESD)防护电路中。

由于静电电流通常很大，一般需要将多个GGNMOS并联在一起作为ESD防护器件，以提高ESD防护电路的静电防护能力。但是，现有的ESD防护电路中用于多个GGNMOS的栅极接地的连接区通常设置于多个GGNMOS的最外侧，使得不同位置的GGNMOS对应的寄生电阻各不相同，进而使得不同位置的GGNMOS对应的寄生三极管不能同时开启，导致多个GGNMOS的开启均匀性较差。当其中一部分GGNMOS导通后，其他的GGNMOS就不容易导通而无法起到静电防护的作用，不仅会降低ESD防护电路的静电防护能力，而且已导通的GGNMOS也可能会因为放电电流过高而被击穿。因此，GGNMOS较差的开启均匀性也限制了其在高压领域的应用。

现有技术中，一般通过增加GGNMOS的漏极与栅极之间的距离来提高开启电阻，从而降低放电电流以有效解决多个GGNMOS开启均匀性较差而带来的GGNMOS被击穿的问题。然而，这种方法会导致GGNMOS的尺寸增大，增加了生产成本。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种MOS器件及其制造方法和ESD防护电路，通过将所述MOS器件中覆盖漏区的侧墙接地，可以起到降低并分散所述漏区表面电场的效果，提高了所述漏区的耐压能力，从而可以在不增大所述MOS器件尺寸的基础上提高其击穿电压，降低所述MOS器件用于ESD防护时被击穿的风险。

为了实现上述目的，本发明一方面提供一种MOS器件，所述MOS器件包括半导体衬底、设于所述半导体衬底表面的栅极结构、设于所述半导体衬底内并位于所述栅极结构两侧的漏区和源区，以及设于所述半导体衬底表面并位于所述栅极结构一侧的第一侧墙；其中，所述栅极结构包括与所述漏区相邻的第一侧壁，所述第一侧墙覆盖所述栅极结构的第一侧壁及所述漏区；当所述MOS器件用于ESD防护时，所述第一侧墙、所述栅极结构及所述源区均接地。

本发明另一方面还提供一种MOS器件的制造方法，包括步骤：提供半导体衬底，并在所述半导体衬底的表面形成栅极结构；在所述栅极结构两侧的所述半导体衬底内分别注入掺杂离子，以在所述栅极结构两侧分别形成漏区和源区；在所述栅极结构的两侧分别形成第一侧墙和第二侧墙，所述第一侧墙覆盖所述栅极结构一侧的侧壁及所述漏区，所述第二侧墙覆盖所述栅极结构另一侧的侧壁及所述源区；以及形成分别与所述第一侧墙、所述栅极结构及所述源区一一对应电连接的第一导电通道、第二导电通道及第三导电通道，其中，当所述MOS器件用于ESD防护时，所述第一导电通道、所述第二导电通道及所述第三导电通道均用于接地，以使所述第一侧墙、所述栅极结构及所述源区也分别接地。

本发明再一方面还提供一种ESD防护电路，包括多个上述的MOS器件，所述多个MOS器件并联设置。