[发明专利]源驱动芯片及显示装置

说明书

本申请公开了一种源驱动芯片及显示装置，源驱动芯片包括或逻辑运算器、时钟缓冲器、移位寄存器以及与逻辑运算器；通过行锁存信号和第一输出数据延时控制使能信号的或逻辑运算得到第二输出数据延时控制使能信号，以及通过初始行锁存子信号和第二输出数据延时控制使能信号的与逻辑运算，可以降低行锁存信号受到的静电干扰。

技术领域

本申请涉及显示技术领域，具体涉及一种源驱动芯片及显示装置。

背景技术

ESD(Electro-Static Discharge，静电放电)是一种常见的近场电磁危害源，危害大。显示装置作为一种常用电子设备，应用领域广泛，其抗ESD的能力越来越受到关注。显示装置中的芯片等元器件容易受到静电冲击干扰，例如，测试源驱动芯片的ESD时，会出现源驱动芯片工作异常致使的画异现象，需要重新开关机进行恢复，其所收到的静电干扰强度已经达到了等级C(Class C)，最终会导致测试结果失败。后经测试总结发现，当静电干扰强度较大时，容易导致显示装置的局部区域出现画面异常。

需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。

发明内容

本申请提供一种源驱动芯片及显示装置，缓解了源驱动芯片容易受到静电干扰的技术问题。

第一方面，本申请提供一种源驱动芯片，其包括或逻辑运算器、时钟缓冲器、移位寄存器以及与逻辑运算器；或逻辑运算器用于根据接入的行锁存信号和第一输出数据延时控制使能信号，生成并输出对应的第二输出数据延时控制使能信号；时钟缓冲器与或逻辑运算器连接，用于根据第一时钟信号和第二输出数据延时控制使能信号，输出对应的第二时钟信号；移位寄存器与时钟缓冲器连接，用于根据行锁存信号和第二时钟信号，生成多个初始行锁存子信号；与逻辑运算器与或逻辑运算器和移位寄存器连接，用于根据初始行锁存子信号和第二输出数据延时控制使能信号，生成对应的标的行锁存子信号。

在其中一个实施方式中，两两相邻的标的行锁存子信号之间的相位差是相同的。

在其中一个实施方式中，行锁存信号与标的行锁存子信号中的一个相同。

在其中一个实施方式中，第二输出数据延时控制使能信号为脉冲信号；当第二输出数据延时控制使能信号为低电位时，时钟缓冲器停止输出第二时钟信号。

在其中一个实施方式中，当第二输出数据延时控制使能信号为高电位时，第二时钟信号的驱动能力大于第一时钟信号的驱动能力。

在其中一个实施方式中，移位寄存器包括至少两个并行输出的触发器；至少一个触发器的触发端与时钟缓冲器的输出端连接；至少一个触发器的输入端与行锁存信号连接。

在其中一个实施方式中，与逻辑运算器包括多个与逻辑单元；每个与逻辑单元的一输入端与一触发器的输出端连接；每个与逻辑单元的另一输入端与或逻辑运算器的输出端连接。

在其中一个实施方式中，源驱动芯片用于输出对应的数据信号；行锁存信号的上升沿用于指示源驱动芯片锁存数据信号；行锁存信号的下降沿用于指示源驱动芯片输出数据信号。

在其中一个实施方式中，源驱动芯片还包括时钟模块；时钟模块的输出端与时钟缓冲器的输入端连接。

第二方面，本申请提供一种显示装置，其包括时序控制器和上述任一实施方式中的源驱动芯片，源驱动芯片与时序控制器连接。

本申请提供的源驱动芯片及显示装置，通过行锁存信号和第一输出数据延时控制使能信号的或逻辑运算得到第二输出数据延时控制使能信号，以及通过初始行锁存子信号和第二输出数据延时控制使能信号的与逻辑运算，可以降低或者消除行锁存信号受到的静电干扰，进而提高了源驱动芯片的抗静电干扰能力。

附图说明