[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，半导体结构包括：第一晶体管结构，包括基底、位于基底上的第一沟道层、覆盖第一沟道层的第一栅介质层、覆盖第一栅介质层的第一栅极结构、以及位于第一栅极结构两侧的第一源漏掺杂层；键合层，位于第一晶体管结构的键合面上；第二晶体管结构，位于键合层上，包括第二沟道层、覆盖第二沟道层的第二栅介质层、覆盖第二栅介质层的第二栅极结构、以及位于第二栅极结构两侧的第二源漏掺杂层；导电插塞，贯穿第二栅极结构底部的第二栅介质层和键合层，电连接第二栅极结构和第一栅极结构。本发明在第一栅极结构和第二栅极结构未物理接触的情况下，通过导电插塞实现两者的电性连接，从而易于获得基于CFET结构的反相器。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式晶体管过渡。

其中，垂直堆叠组成的互补场效应晶体管(complementary FET，CFET)是一种具革命性的三维立体式的晶体管。在CFET结构中，彼此垂直堆叠的PMOS晶体管和NMOS晶体管构成互补器件，从而可以节省面积、提高晶体管集成密度，并因此带来功耗和性价比上的好处。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，易于形成基于CFET结构的反相器。

为解决上述问题，本发明实施例提供一种半导体结构，包括：第一晶体管结构，包括基底、位于所述基底上的第一沟道层、保形覆盖所述第一沟道层的第一栅介质层、覆盖所述第一栅介质层的第一栅极结构、以及位于所述第一栅极结构两侧的基底上的第一源漏掺杂层，所述第一源漏掺杂层与位于所述第一栅极结构下方的第一沟道层端部相接触，所述第一晶体管结构具有位于所述第一栅极结构一侧的键合面；键合层，位于所述第一晶体管结构的键合面上，所述键合层的材料为介电材料；第二晶体管结构，位于所述键合层上，所述第二晶体管结构包括第二沟道层、保形覆盖所述第二沟道层的第二栅介质层、覆盖所述第二栅介质层的第二栅极结构、以及位于所述第二栅极结构两侧的键合层上的第二源漏掺杂层，所述第二源漏掺杂层与位于所述第二栅极结构下方的第二沟道层端部相接触；导电插塞，贯穿所述第二栅极结构底部的所述第二栅介质层和键合层，所述导电插塞电连接所述第二栅极结构和所述第一栅极结构。