[发明专利]对物理分区结构进行时钟设计的方法、系统和介质

权利要求书

1.一种对基于同一系统时钟的至少两个物理分区结构进行时钟设计的方法，其中，所述至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，所述第一物理分区结构和第二物理分区结构分别包括一个或多个电路逻辑，其中所述第一物理分区结构中的一部分电路逻辑的逻辑规模至少与所述第二物理分区结构中的一部分电路逻辑的逻辑规模不同，每个电路逻辑具有各自的时钟树，其中，时钟从所述系统时钟进入所述第一物理分区结构，并经由所述第一物理分区结构进入所述第二物理分区结构，

其中，所述时钟设计方法包括如下步骤：

确定各个电路逻辑各自与系统时钟的距离；

根据各个电路逻辑各自与系统时钟的距离，来从系统时钟得到多个时钟节点，使得各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，其中距离越大，延时越大；

将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；

通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛，其中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛，包括：

选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑；

确定该路径的建立时间违例的时长t1；以及

根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时，

其中，调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时包括：

针对所述至少部分电路逻辑中的每个电路逻辑，调整所述电路逻辑到所述电路逻辑的时钟节点之间的时钟延时。

2.根据权利要求1所述的方法，其中，根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时，包括：

在所述建立时间违例的时长t1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时；以及

在所述建立时间违例的时长t1大于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。

3.根据权利要求1所述的方法，其中，至少两个物理分区结构包括按时序先后顺序排列的N个电路逻辑，

所述选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑，包括：

选择从第k电路逻辑到第k+1电路逻辑的时序违例的一条路径，所述第k电路逻辑和所述第k+1电路逻辑为与所述路径相关联的电路逻辑，

根据所述建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑各自的时钟节点处的时钟延时，包括：

将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时增加t1或将第k+1电路逻辑处的时钟节点处的时钟增加延时t1，

或者，

所述选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑，包括：

选择从第k+1电路逻辑到第k电路逻辑的时序违例的一条路径，所述第k+1电路逻辑和所述第k电路逻辑为与所述路径相关联的电路逻辑，

根据所述建立时间违例的时长t2，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑各自的时钟节点处的时钟延时，包括：

将第k电路逻辑的时钟节点到第k+1电路逻辑的时钟节点之间的延时减少t2或将第k电路逻辑处的时钟节点处的时钟增加延时t2，

其中，N为大于或等于2的整数，k为大于0小于N的整数。