[发明专利]对物理分区结构进行时钟设计的方法、系统和介质

说明书

提供对至少两个物理分区结构进行时钟设计的方法、系统和介质。至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，时钟从系统时钟进入第一物理分区结构，经第一物理分区结构进入第二物理分区结构，时钟设计方法包括：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，从系统时钟得到多个时钟节点，使各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；调整各个时钟节点相比于系统时钟的延时使得各个电路逻辑的时序收敛。该方法可以缩短实现时序收敛消耗的时间。

技术领域

本申请涉及集成电路设计领域，具体地，涉及对物理分区结构进行时钟设计的方法、系统、介质和程序。

背景技术

集成电路产品在人们的日常生活中得到了普遍的应用。随着集成电路的不断发展，越来越多的功能被集成在一块芯片当中，集成电路的规模也越来越大，给集成电路设计带来很大的挑战。

集成电路芯片设计者们需要考虑整个集成电路芯片的时序收敛问题。

发明内容

根据本发明的一个方面，提供一种对基于同一系统时钟的至少两个物理分区结构进行时钟设计的方法，其中，所述至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，所述第一物理分区结构和第二物理分区结构分别包括一个或多个电路逻辑，其中所述第一物理分区结构中的一部分电路逻辑的逻辑规模至少与所述第二物理分区结构中的一部分电路逻辑的逻辑规模不同，每个电路逻辑具有各自的时钟树，其中，时钟从所述系统时钟进入所述第一物理分区结构，并经由所述第一物理分区结构进入所述第二物理分区结构，时钟设计方法包括如下步骤：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，来从系统时钟得到多个时钟节点，使得各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，其中距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛。

例如，在本公开的至少一些实施例中，通过调整各个时钟节点相比于系统时钟的延时来使得各个电路逻辑的时序收敛，包括：选择多个电路逻辑中出现时序违例的一条路径，并且确定与该路径相关联的电路逻辑；确定该路径的建立时间违例的时长t1；以及根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。

例如，在本公开的至少一些实施例中，根据建立时间违例的时长t1，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时，包括：在所述建立时间违例的时长t1小于或等于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑各自对应的时钟节点之间的延时，或者调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时；以及在所述建立时间违例的时长t1大于所述系统时钟的一个时钟周期的时间长度的情形中，调整与该路径相关联的电路逻辑中至少部分电路逻辑各自的时钟节点处的时钟延时。