[发明专利]页缓冲器及包括页缓冲器的半导体存储器装置

权利要求书

1.一种页缓冲器，该页缓冲器包括：

感测节点；

位线控制器，所述位线控制器连接在所述感测节点和位线之间，并且在感测节点预充电操作期间执行所述感测节点的第一预充电以将所述感测节点预充电至第一电位电平并且然后执行所述感测节点的第二预充电以将所述感测节点预充电至第二电位电平；以及

副锁存器，所述副锁存器用于基于所述感测节点的电位电平来锁存感测数据。

2.根据权利要求1所述的页缓冲器，其中，在所述感测节点预充电操作期间，所述位线控制器通过形成第一电流路径来对所述感测节点进行第一预充电并且然后通过形成第二电流路径来对所述感测节点进行第二预充电。

3.根据权利要求1所述的页缓冲器，其中，所述第一电位电平低于所述第二电位电平。

4.根据权利要求1所述的页缓冲器，其中，所述位线控制器包括：

第一晶体管，所述第一晶体管连接在内核电压和公共感测节点之间并且响应于第一公共感测控制信号而导通；

第二晶体管，所述第二晶体管连接在所述公共感测节点和所述感测节点之间并且响应于感测信号而导通；以及

第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管串联连接在所述内核电压和所述感测节点之间。

5.根据权利要求4所述的页缓冲器，其中，所述第三晶体管响应于所述副锁存器的节点的电位而导通，并且所述第四晶体管响应于预充电信号而导通。

6.根据权利要求4所述的页缓冲器，其中，所述第一晶体管和所述第二晶体管是NMOS晶体管，并且所述第三晶体管和所述第四晶体管是PMOS晶体管。

7.根据权利要求6所述的页缓冲器，其中，通过所述第一晶体管和所述第二晶体管形成第一电流路径，并且

通过所述第三晶体管和所述第四晶体管形成第二电流路径。

8.根据权利要求1所述的页缓冲器，其中，所述第一预充电和第二预充电被同时执行以将所述感测节点的所述电位电平增加到所述第二电位电平。

9.一种半导体存储器装置，该半导体存储器装置包括：

存储器单元阵列；以及

多个页缓冲器，所述多个页缓冲器分别连接至所述存储器单元阵列的多条位线，

其中，所述多个页缓冲器中的每一个包括：

感测节点；

位线控制器，所述位线控制器连接在感测节点和位线之间，并且在感测节点预充电操作期间执行所述感测节点的第一预充电以将所述感测节点预充电至第一电位电平并且然后执行所述感测节点的第二预充电以将所述感测节点的电位电平增加至第二电位电平；以及

副锁存器，所述副锁存器用于基于所述感测节点的电位电平来锁存感测数据。

10.根据权利要求9所述的半导体存储器装置，其中，在所述感测节点预充电操作期间，所述位线控制器通过形成第一电流路径来对所述感测节点进行第一预充电并且然后通过形成第二电流路径来对所述感测节点进行第二预充电。

11.根据权利要求9所述的半导体存储器装置，其中，所述第一电位电平低于所述第二电位电平。

12.根据权利要求9所述的半导体存储器装置，其中，所述位线控制器包括：

第一晶体管，所述第一晶体管连接在内核电压和公共感测节点之间并且响应于第一公共感测控制信号而导通；

第二晶体管，所述第二晶体管连接在所述公共感测节点和所述感测节点之间并且响应于感测信号而导通；以及

第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管串联连接在所述内核电压和所述感测节点之间。

13.根据权利要求12所述的半导体存储器装置，其中，所述第三晶体管响应于所述副锁存器的节点的电位而导通，并且所述第四晶体管响应于预充电信号而导通。