[发明专利]页缓冲器及包括页缓冲器的半导体存储器装置

说明书

本技术涉及页缓冲器及包括页缓冲器的半导体存储器装置。页缓冲器包括感测节点、连接在感测节点和位线之间的位线控制器。位线控制器被配置为对感测节点进行第一预充电和第二预充电。

技术领域

本公开涉及电子装置，并且更具体地涉及页缓冲器和包括页缓冲器的半导体存储器装置。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)之类的半导体实现的存储器装置。半导体存储器装置主要分为易失性存储器装置和非易失性存储器装置。

易失性存储器装置是当切断电力供应时所存储的数据丢失的存储器装置。易失性存储器装置包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使切断电力供应也保持所存储的数据的存储器装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪存主要分为NOR型和NAND型。

发明内容

根据本公开的实施方式的页缓冲器可以包括：感测节点；位线控制器，其连接在感测节点和位线之间，并且在感测节点预充电操作期间执行感测节点的第一预充电以将感测节点预充电至第一电位电平，然后执行感测节点的第二预充电以将感测节点预充电至第二电位电平。页缓冲器可以包括用于基于感测节点的电位电平来锁存感测数据的副锁存器。

根据本公开的实施方式的半导体存储器装置可以包括存储器单元阵列以及分别连接至存储器单元阵列的多条位线的多个页缓冲器。多个页缓冲器中的每一个包括：感测节点；位线控制器，其连接在感测节点和位线之间，并且在感测节点预充电操作期间执行感测节点的第一预充电以将感测节点预充电至第一电位电平，然后执行感测节点的第二预充电以将感测节点的电位电平增加至第二电位电平。页缓冲器可以包括用于基于感测节点的电位电平来锁存感测数据的副锁存器。

根据本公开的实施方式的页缓冲器可以包括：感测节点；位线控制器，其连接在感测节点和位线之间，并且在感测节点预充电操作期间，使用第一电流路径将感测节点预充电至第一电位电平，并且在使用第一电流路径将感测节点预充电至第一电位电平之后，使用第二电流路径将感测节点预充电至第二电位电平；以及副锁存器，其用于基于感测节点的电位电平来锁存感测数据。

附图说明

图1是例示根据本公开的实施方式的包括存储器装置的存储器系统的框图。

图2是例示图1的存储器装置中包括的半导体存储器装置的图。

图3是例示三维存储块的图。

图4是用于描述图3所示的存储块之一的电路图。

图5是例示图4所示的存储器串的电路图。

图6是例示根据本公开的实施方式的页缓冲器的电路图。

图7是例示根据本公开的实施方式的页缓冲器的第一电流路径和第二电流路径的图。

图8是例示根据本公开的实施方式的页缓冲器的感测节点预充电操作的流程图。

图9是例示根据本公开的实施方式的页缓冲器的感测节点预充电操作的信号的波形图。

图10是例示存储器系统的实施方式的图。

图11是例示存储器系统的实施方式的图。

图12是例示存储器系统的实施方式的图。

图13是例示存储器系统的实施方式的图。

具体实施方式