[发明专利]电子系统、晶粒组件及元件晶粒

说明书

本公开提供一种元件晶粒、一种晶粒组件、及一种电子系统。该元件晶粒包括一封装体和多个转接垫，其设置于该封装体的一功能性表面上。所述多个转接垫被分为与彼此电性隔离的多个区段。在相邻对的转接垫中，转接垫之间只存在一个电性连接，包括其中一转接垫中的一区段电性连接至另一转接垫中的一区段。该晶粒组件包括以阶梯式配置堆叠的一对元件晶粒。该电子系统包括具有至少一金属层的一支撑件；以及多个元件晶粒，其设置于该支撑件上并通过多个条导线机械性且电性耦合至该金属层。

技术领域

本公开涉及一种元件晶粒、一种晶粒组件、及一种电子系统。特别涉及一种具有内连线结构的元件晶粒，其有效降低导线电容(wiring capacitance)、包括该元件晶粒的三维(3D)晶粒组件以改善信号传递速度、以及包括该晶粒组件的电子系统。

背景技术

半导体元件已运用在各种电子应用上，像是个人电脑、手机、数码相机、以及其他的电子设备。半导体元件的制造通常会按序将材料的各绝缘层或介电层、导电层、及半导体层沉积在半导体晶片之上，并且利用光刻工艺将各材料层图案化以形成其上的电路构件和元件。许多集成电路通常制造在单一半导体晶片上，并且沿着切割线(scribe line)在集成电路之间锯切而将晶片上个别的晶粒单一化。个别的晶粒通常会分别地封装在例如多芯片模块(modules)中或是在其他类型的封装中。

半导体工业通过持续地降低最小部件尺寸，不断增加各种电子元件(例如：晶体管、二极管、电阻器、电容)的积集度，使得更多的元件可集中在一给定区域中。在一些应用中，相较于过去的封装体，这些较小型的电子元件也需要利用较小区域的较小封装体。

三维集成电路(3DICs)是半导体封装中的最新发展，其中多个半导体晶粒彼此堆叠，像是堆叠式封装(package on package；PoP)和系统级封装(system-in-package；SiP)的封装技术。三维集成电路提供了更高的积集密度和其他优点，像是更快的速度和更大的带宽，这是因为例如堆叠晶粒之间的内连线长度降低。然而，存在许多与三维集成电路相关的挑战。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不组成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。

发明内容

本公开的一方面提供一种元件晶粒。该元件晶粒包括一封装体、一对转接垫(transfer pad)、以及至少一导线(conductive trace)。该封装体具有一功能性表面。该对转接垫设置于该封装体的该功能性表面上。所述多个转接垫被分为与彼此电性隔离的多个区段。该导线设置于该功能性表面上，以将其中一转接垫中的一区段机械性且电性地连接至另一转接垫中的一区段。

在一些实施例中，该对转接垫包括相互配合的互补形凸起和凹陷区段。

在一些实施例中，该对转接垫包括一第一转接垫和一第二转接垫，设置于该封装体的该功能性表面上，其中该第一转接垫包括一第一凹入区段以及与该第一凹入区段电性隔离的一第一凸出区段，且该第二转接垫包括一第二凹入区段以及与该第二凹入区段电性隔离的一第二凸出区段。该导线将该第一转接垫中的该第一凹入区段电性连接至该第二转接垫中的该第二凸出区段。

在一些实施例中，所述多个转接垫的所述多个区段具有一相同的面积。

在一些实施例中，该元件晶粒还包括至少一接触垫，设置于该功能性表面上并位于靠近该封装体的一边缘处，其中所述多个转接垫与该接触垫对齐。