[发明专利]测试三维集成电路中硅穿孔的电路结构

说明书

本发明提出了一种测试三维集成电路中硅穿孔的电路结构，包含一硅穿孔区域，其中形成有多个硅穿孔、以及一交换器电路，具有多条行线与多条列线构成可寻址式测试阵列，其中每个该硅穿孔的两端分别与一条该行线与一条该列线连接，该交换器电路通过一条该列线发送测试电压信号至同一列的该些硅穿孔，并通过该些行线接收行经该列硅穿孔的电流信号，或者该交换器电路通过一条该行线发送测试电压信号至同一行的该些硅穿孔，并通过该些列线接收行经该行硅穿孔的电流信号。

技术领域

本发明涉及一种测试硅穿孔(through silicon via,TSV)的电路结构，更具体言之，其是涉及一种测试三维集成电路中硅穿孔的电连续性的电路结构。

背景技术

随着半导体制造技术的演进，现今多个芯片已可整合在单一的封装结构中。在这类封装结构中，芯片之间的连接是通过硅穿孔(through silicon via,TSV)结构来实现的。硅穿孔是一种导电性的通孔结构，其可穿过整个硅晶片或芯片来提供电连续性。例如图1所示，三片晶片10,12,14采堆叠设置并通过硅穿孔16来彼此电连接以传递电路信号。硅穿孔让两个以上的集成电路元件可以垂直堆叠成三维芯片。例如，位于堆叠顶层的IC元件的硅穿孔会连接到其下方IC元件的硅穿孔，通过电连接三维堆叠中的IC元件，硅穿孔可以让堆叠中的IC元件以单一元件的方式运作。硅穿孔技术让三维堆叠芯片具有更高的连接性、频宽以及功效性，且只占用小部分的布局区域。

硅穿孔一般是通过深度蚀刻在晶片或是基底中吃出深孔洞来形成的，这些孔洞会被填入衬层与导电层，之后再从晶背薄化晶片，直到填入的导电层露出，晶背金属层与凸块等部件会沉积在薄化后的晶背上作为电接触件。一个三维堆叠芯片中可能会有数量庞大的硅穿孔结构，其中只要有一根硅穿孔失效，例如开路或接触不良，就有可能造成整片晶片的良率下降，故此，三维堆叠芯片中硅穿孔的测试是十分重要的。在现今一般传统的硅穿孔测试中，硅穿孔大多被串联成链，例如1000根硅穿孔串成菊链，测量时一次测量整个链的电性。此做法的缺点在于如果链中有几根硅穿孔的阻值异常或离群，测试结果是无法反映出该些少数硅穿孔的异常表现的。例如，一些硅穿孔仅是因为制作工艺变异或制作工艺不完善而产生了结构或材料上的缺陷，其并未真正完全开路或是短路失效，测试结果是无法诊断出其异常的。再者，一次测量整条链上的硅穿孔的做法更无法知道其异常硅穿孔的精确位置，故无法就所得出的测量结果针对问题点去做电性故障测试或是物性故障测试来解决制作工艺问题。此外，现今的三维堆叠集成电路中可能存在有数量庞大的硅穿孔结构，其数量可达上万根以上，且由于用来连接不同IC元件的缘故，其布局也较为复杂。以上述传统的方式来测量，不仅测试电路(如测试焊盘等)要占用较大的布局面积外，要量完所有的硅穿孔链也需耗费大量的时间。

故此可知，现今的硅穿孔测试方法除了耗费时间长以外，其也可能无法测出或精确地得出有缺陷的硅穿孔的位置，更无法测出电性离群、非完整失效的少数异常硅穿孔。

发明内容

针对前述现有硅穿孔测量方法的缺点，本发明特此提出了一种新颖的测试硅穿孔的电路结构，其通过一特定的交换器电路来组成可寻址式的测试阵列，如此可达到逐行或逐列的扫描测试以及精准定址出异常硅穿孔的位置，所得出个别硅穿孔的测试数据也可用于后续的电性诊断分析，其特别适用于与晶片允收测试(wafer acceptance test,WAT)机台共作来测量三维集成电路中的硅穿孔。

本发明的面向之一在于提出一种测试三维集成电路中硅穿孔的电路结构，包含一硅穿孔区域，其中形成有多个硅穿孔、以及一交换器电路，具有多条行线与多条列线构成可寻址式测试阵列，其中每个该硅穿孔的两端分别与一条该行线与一条该列线连接，该交换器电路通过该些列线发送测试电压信号至该些硅穿孔，并通过该些行线接收行经该些硅穿孔的电流信号。