[发明专利]一种高速电路中的超结结构

说明书

本发明公开了一种高速电路中的超结结构，应用于半导体集成电路领域，包括N型区和P型衬底；N型区个数为n，n2，n为正整数，N型区设置在高速信号通道金属互联下方P型衬底上，N型区与P型衬底形成PN结。本发明未增加额外的工艺层次，低成本、高效降低高速开关集成电路信号通道金属对衬底的寄生电容。

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种高速电路中的超结结构。

背景技术

随着5G时代的到来，便携式移动通信更加飞速发展，对信号传输电路的频率和带宽要求也越来越高，各种高频集成电路不断提升频率带宽性能，同时为满足各种便携式产品的轻薄小尺寸，数据传输稳定性，集成化的需求，集成电路规模也越来越大，带宽提升和集成化趋势对高速集成电路减少信号衰减提出了更高的要求。在高速信号传输通道上，任何的对地电容都会对高速信号产生衰减，降低可通过信号的频率带宽性能。所以高频应用的高速电路高速信号通道的金属线走的尽量窄而短是降低对地电容的一个办法，但是由于集成化的要求，大多数高速电路包含了几路乃至几十路的高频信号通路，窄而短的金属走线根本无法实现。

现有技术中，降低该寄生电容的方法通常是高速通道互联线采用顶层金属，通过增加芯片互联金属层数，例如采用5层或6层金属，这样使得最顶层的金属互联线到衬底地之间的层间介质厚度增加，就可实现电容的降低。但是该方法工艺成本高的同时急剧增加芯片成本。另外也有在金属走线正下方做PN结，引入串联的PN结电容来降低的对衬底电容的技术，但是降低寄生电容的效果有限；还有增加带有介质填充的深沟槽的技术，来减小高速通道走线对地的寄生电容，但是其工艺复杂。

因此，提出一种有效降低寄生电容、工艺简单和成本低的高速电路的结构，是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种高速电路中的超结结构，具有有限降低寄生电容、工艺简单和成本低的技术效果。

为了实现上述目的，本发明采用如下技术方案：

一种高速电路中的超结结构，包括N型区和P型衬底；

N型区个数为n，n2，n为正整数，N型区设置在高速信号通道金属互联下方P型衬底上，N型区与P型衬底形成PN结。

优选的，N型区为深N阱、N阱或带有N型埋层(NBL)的深阱。

优选的，N型区为条状N型区或单元状N型区。

优选的，条状N型区与高速信号通道金属线呈正交方式排列。

优选的，单元状N型区在P型衬底上以一定间距间隔的单元状分布。

优选的，单元状N型区的单元图形可以是圆形、八边形、六边形或矩形等等。

优选的，N型区的结深范围为1μm-7μm，宽度范围为0.2μm-5μm，间距范围为3μm-10μm。

优选的，条状N型区的两端为有源区，连接偏置电压。

优选的，单元状N型区通过与整片N型埋层连接，再由非高速信号通道位置引出有源区，连接偏置电压。

优选的，N型区通过电阻连接到高于衬底的电位上。

优选的，N型区接入的偏置电位范围为0V-45V。

优选的，N型区接高偏置电位时串联的电阻阻值大于等于1Kohm。